討論串[理工] 98中正資工
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推噓1(1推 0噓 1→)留言2則,0人參與, 最新作者privatewind (傷神客)時間15年前 (2011/03/08 07:19), 編輯資訊
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1. 請爬文,在我印象中,有人問,除非他砍文了. 2. 不會,請查google. 3. 有三個bit, guard bit , round bit, 最後是sticky bit。. 三個功用,白算盤有寫。. 4. a,b,c都不會嗎 @@. a 改regdst之1 改接到instruction [2
(還有306個字)

推噓2(2推 0噓 1→)留言3則,0人參與, 最新作者privatewind (傷神客)時間15年前 (2011/03/07 12:17), 編輯資訊
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1.. 1. 錯,因為不同程式使用不同的指令, 會有不同的MIPS. ex: 狂用浮點數運算的程式其MIPS可能較少. 2. 不適合, deeper pipeline的delay slot所需指令更多, 導致更難找到足. 夠合適的指令填補delay slot. 3. spatial locality
(還有387個字)

推噓0(0推 0噓 0→)留言0則,0人參與, 最新作者lsy77613 (鯨魚)時間15年前 (2011/03/06 20:54), 編輯資訊
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題目在此http://www.cs.ccu.edu.tw/recruit/MasterExam/98arch.pdf. 想問問答題的第1題,第2題,第3題的b小題,第4題. 第1題的話. (a)R:0次 W:1次 ,R:50次 W:1次,R:0次 W:1次. (b)R:50次 W:51次,R:0次
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推噓1(1推 0噓 9→)留言10則,0人參與, 最新作者DavyBlue (Nothing at all)時間15年前 (2011/03/05 17:17), 編輯資訊
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2. 延遲分支就是插安全指令. deeper pipeline造成管線延長或issue instr.更多. 這時候一個安全指令已經無法滿足需求. 所以比較prefer用動態branch預測去解決. 3.. 加大cache block會造成miss penalty上升. 在時間相依性較大的時候沒有助益
(還有130個字)

推噓1(1推 0噓 3→)留言4則,0人參與, 最新作者orzreynold (囧雷諾)時間15年前 (2011/03/05 12:30), 編輯資訊
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http://www.cs.ccu.edu.tw/recruit/MasterExam/98arch.pdf. 想問說. 第一大題綜合簡答題. 他的意思是全部都錯需要訂正嗎?. 我感覺是這樣. 可是我覺得有幾題是對的. 還是我的觀念錯了被他引導了.... --. 發信站: 批踢踢實業坊(ptt.
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