[理工] 中央104計組第7、8、10題

看板Grad-ProbAsk作者 (甘蔗)時間7年前 (2017/01/16 18:57), 7年前編輯推噓6(6推 0噓 45→)
留言51則, 7人參與, 最新討論串1/1
計組第7題 http://imgur.com/6afgUA4
我有問題的是C選項，為甚麼Limits of power會?還是不會? 計組第8題 http://imgur.com/eSytBLJ
這是我按照題目理解寫下的各個instruction對應的CPI CPI 原CPU: FP 23% 4 FPSQR 2% 20 Others 75% 1.33 不知道是不是對的? 不過我看坊間高銘寫的那本跟我寫的不一樣，他是寫: CPI 原CPU: FP 23% ? -\ 總共 FPSQR 2% 20 -/ 是4 Others 75% 1.33 我覺得怪怪的，有人認同嗎?為甚麼?(PS. 這篇詳解已經被我找到2題錯誤了，讓我有點不 信任高銘了) 計組第10題 http://imgur.com/g9LJBdM
我猜測答案是A(因為我覺得這題高銘的解答有點在鬼扯...) A True 我把"better"理解為"簡單易實作"，且不須要處理一堆危障 B False 每個Stage都是不同的instructions在使用 C False Multi-cycle才使用pipeline D False 是決定於最長的stage才對 不知道各位覺得我寫出來的是不是對的?(有錯請指正) 非常感謝各位~~~ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 27.246.199.98 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1484564251.A.67A.html
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01/16 19:03, , 1F
10, CD
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01/16 19:06, , 2F
你把Multi-cycle 跟pipeline 搞混了 這樣很危險
01/16 19:06, 2F
我明白了，multi-cycle只是把原本single-cycle化成幾個多個步驟多個cycle而已 ， 而pipe已經是另外一種新設計了，非常感謝你的提醒!!!
推
01/16 19:27, , 3F
第七題會
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推
01/16 19:43, , 4F
請問有答案嗎 10.b是不是true multicycle 確實不會讓
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高銘解答是只有c
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01/16 19:43, , 5F
指令之間共用功能單元吧
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※ 編輯: kk8850tw (42.73.239.50), 01/16/2017 20:03:30
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01/16 19:58, , 6F
multicycle 的function unit 是可以被複數instr.使
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01/16 19:59, , 7F
用的
01/16 19:59, 7F
高銘說是single-cycle才這樣 附上高銘解答 http://i.imgur.com/fo1mmwK.jpg
※ 編輯: kk8850tw (42.73.239.50), 01/16/2017 20:09:02
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01/16 20:17, , 8F
雖然我也不太明白為什麼multi-cycle不行
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推
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完蛋，這題我只會想選B而已XD
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我說第10題，我說一下我的想法，麻煩指正我一下
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A我覺得沒有single cycle一定比較好的，multi-cycle某
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些情況下execution time可以降低，有時候比較好
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B我覺得multicycle依舊是一個指令執行完換下一個指令
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只是每個指令所需的cycle數不一樣而已，這樣感覺的確
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不會共用functional unit，我手邊沒有白算盤，希望大家
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指正我這個想法哪裡錯了
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我翻了好久的白算盤，也沒看到multi-cycle, 是我的錯覺嗎…
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C我覺得multi-cycle已經把stage都切好好，感覺比
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single cycle設計pipeline更容易
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D我覺得是single cycle才這樣，不然就是把最後改成
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longest possible stage
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其實我有點不太清楚D的clock cycle是指clock cycle
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time還是number of clock cycles，如果是後者的話，那
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D應該是要選拉...
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因為 memory 其實是instrution and data path 共用
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Control path 在某些時間點是會重複被使用
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為了避免因此被搞混，設置了 (instr. and data) reg
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來存放 從Memory的資料
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原來如此，謝謝你
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01/16 20:49, , 28F
D 我覺得應該是改成critical path 吧
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應該single-cycle的cycle time才是critical path的時間吧 multi-cycle的每一個stage的時間都一樣長，所以要取stage中花最長的時間的那個stage 時間 ※ 編輯: kk8850tw (42.73.239.50), 01/16/2017 21:02:38
推
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感謝ken大，我再吸收一下
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※ 編輯: kk8850tw (42.73.239.50), 01/16/2017 21:06:59 ※ 編輯: kk8850tw (42.73.239.50), 01/16/2017 21:12:51
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等一下 multi cycle 不算是stage的觀念
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想像 洗衣服 脫乾 烘乾 它們的執行時間不一樣
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但可以根據你的操控 選擇那些程序不需要
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藉此達到縮短該 critical path 的時間長度
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而stage 是每個階段都要一致的時間，用在pipeline
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達到不同的 instr 可以在pipeline下同步進行
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我明白你的意思了，每個指令的程序的不太一樣，但是每一道程序都花同樣的時間t，所 以每個指令花的時間被其總共需要n個程序影響(即critical path), 總時間為n x t 太感謝Ken大了，釐清了好多觀念 ※ 編輯: kk8850tw (42.73.239.50), 01/16/2017 21:25:04
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順便假如有張凡的課本了話 把下冊的"選讀"給拿起來看
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裡面有multi cycle 的control path 成大很愛考
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我剛好有課本，謝謝你的提醒!!! ※ 編輯: kk8850tw (42.73.239.50), 01/16/2017 21:35:23
推
01/16 22:22, , 38F
in the multi-cycle design, the cycle time is determi
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ned by the slowest functional unit
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借問一下 出處在哪@@ 蠻有興趣的
01/16 22:24, 40F
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Google的,也符合張凡課本說的
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01/16 22:28, , 42F
Ken大 網址用訊息丟給你了
01/16 22:28, 42F
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01/16 22:29, , 43F
感謝，感覺這種文體應該會出自於聖經本的說@_@
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01/16 22:33, , 44F
所以我觀念有誤 它其實還是有stage的觀念 而不會有
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01/16 22:34, , 45F
不同的時間在某個任務上
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01/16 22:35, , 46F
感謝 k2 大 <(_ _)>
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01/16 22:36, , 47F
stage在 每個register內緩衝 直到時間到了才會進行
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01/16 22:36, , 48F
下一個CYCLE
01/16 22:36, 48F
推
01/17 09:01, , 49F
第十題A 其實multicycle和singleCycle仍有hazard例如
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01/17 09:02, , 50F
structureHazrd 但是像dataHazard就因為本身特性而顯現不
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01/17 09:02, , 51F
出來
01/17 09:02, 51F
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