[理工] 計組 forwarding

看板Grad-ProbAsk作者 (hopward)時間7年前 (2016/09/20 15:43), 編輯推噓7(7推 0噓 22→)
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想請教一下張凡老師課本第527頁第7題的第3小題的解答 http://i.imgur.com/MMwraqL.jpg
為何第3小題解答中的stall那欄會是0呢，hazard detection unit在lw指令的EX stage偵測到load-use data hazard後應該會將stall設為1阿 但若因為是題目from beginning的關係，那麼src1跟src2的值應該會是clock cycle time 4結束時的結果10跟00阿?? 還是我誤會什麼了嗎囧 http://i.imgur.com/hEywWg7.jpg
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推
09/20 16:11, , 1F
卡 from beginning 到底是什麼神奇的用詞
09/20 16:11, 1F
推
09/20 17:01, , 2F
他指的應該是在第5個當下stall的值 也就是那根信
09/20 17:01, 2F
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09/20 17:01, , 3F
號線在第五個cycle 時電線裡的信號 而不是指pipe
09/20 17:01, 3F
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09/20 17:01, , 4F
reg.裡的stall值
09/20 17:01, 4F
推
09/20 17:20, , 5F
pipe reg. 裏面應該沒stall吧？
09/20 17:20, 5F
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09/20 17:26, , 6F
而且4，5間是load要進ex階段 那時的signal scr1是
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接add的forwarding 跟 scr2是接sign ex.所以是10
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09/20 17:26, , 8F
11
09/20 17:26, 8F
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09/20 17:28, , 9F
而此時在cycle5結束時stall雖然會被設成1但是在一
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09/20 17:28, , 10F
開始的時候hazard還沒偵測到所以stall還是0
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09/20 17:32, , 11F
對reg裡面沒有stall 我說錯了 拍謝
09/20 17:32, 11F
推
09/20 17:41, , 12F
簡言之就是看cycle4設定完的信號線沒錯吧？
09/20 17:41, 12F
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09/20 17:42, , 13F
為什麼cycle4的add src2要設11？
09/20 17:42, 13F
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09/20 18:15, , 14F
因為題目的圖沒有畫出sign ex的線路 所以自己註解
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09/20 18:15, , 15F
並希望老師大發慈悲的給分吧 畢竟寫00 01 10都是
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09/20 18:15, , 16F
錯的
09/20 18:15, 16F
推
09/20 18:45, , 17F
可是add不是兩個operand都吃register 的值@@?
09/20 18:45, 17F
推
09/20 19:07, , 18F
在cycle5時兩個add 一個在id 一個在mem階段跟src1
09/20 19:07, 18F
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09/20 19:07, , 19F
src2沒什麼相干吧 只要專注在signal 狀態就好 先
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不要想reg裡的東西 從另一個角度來看 題目是在問
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我在5的一開始信號要怎樣設置此cycle才會對 一開
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09/20 19:07, , 22F
始hazard unit根本就還沒偵測不可能直接設1 ,src1
09/20 19:07, 22F
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09/20 19:07, , 23F
src2 不設成那樣lw ex階段會算錯 這樣看比較簡單
09/20 19:07, 23F
推
09/20 19:56, , 24F
大致了解了 感覺在玩文字遊戲啊囧
09/20 19:56, 24F
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09/20 19:56, , 25F
謝謝!
09/20 19:56, 25F
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09/20 20:05, , 26F
應該說是我是以解釋答案的角度看 不然其實hazard
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&forwarding應該一樣快 stall 應該也要被設成1了
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09/20 20:05, , 28F
不然stall0 src1,2也應該是清掉或是上一個cycle的
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09/20 20:05, , 29F
狀態 我大概懂你的點
09/20 20:05, 29F
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