[理工] 計組 MEMORY

看板Grad-ProbAsk作者 (噗嚕噗嚕)時間14年前 (2011/11/25 17:31), 編輯推噓7(7011)
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想問幾個蠢問題..................... 一. For a fixed size cache memory ,the larger the line size is the smaller the tag memory the cache uses. 為什麼上面的敘述是對的? line size變大,index field變小,offset field變大 那tag field不是應該保持不變嗎= =? 二. In reducing misses, associativity is more important than capacity. 上面敘述為什麼錯? 三. A virtual cache access time is always faster than that of a physical cache? 上面敘述為什麼是對的,應該不是always是usual吧 四. A write-through cache typically requires less bus bandwidth than a write-back cache. 上面敘述為什麼是錯的 五. A program is rewritten to require less memory will lead to fewer compulsory misses. 為什麼不是 fewer capacity misses而是fewer compulsory misses? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.123.22.28

11/25 17:38, , 1F
line=index變大 offset是不變 所以tag bit 縮水
11/25 17:38, 1F

11/25 17:45, , 2F
五)再次寫入因為memory較小 造成的失誤是容量失誤
11/25 17:45, 2F

11/25 17:46, , 3F
因此提高容量失誤換個方面講 應該就是碰撞失誤降低
11/25 17:46, 3F

11/25 17:49, , 4F
不知道我這樣講對不對自己也沒很熟 有錯還請各位糾正
11/25 17:49, 4F

11/25 18:53, , 5F
嗯嗯!! 感謝你!!
11/25 18:53, 5F

11/25 18:59, , 6F
還有幾題有誰可以幫忙認領的嗎@@?
11/25 18:59, 6F

11/25 22:06, , 7F
二)associativity 增加到4way以上對miss rate的減少就很有限
11/25 22:06, 7F

11/25 22:07, , 8F
四)write-through cache的頻寬應該要設計的比較大
11/25 22:07, 8F

11/25 22:07, , 9F
因為write的時間太長(不知道我這樣講對不對)
11/25 22:07, 9F

11/25 23:01, , 10F
1你的想法沒錯,但你忽略了fixed size cache memory
11/25 23:01, 10F

11/25 23:01, , 11F
因為write through會比較常用到bus 所以他的bandwidth要
11/25 23:01, 11F

11/25 23:01, , 12F
比較大
11/25 23:01, 12F

11/25 23:02, , 13F
tag bit的長度一樣,但是entry數減少,tag占的比例降低
11/25 23:02, 13F

11/25 23:05, , 14F
應該說可以存一樣的資料量,但是他的tag跟valid使用的量
11/25 23:05, 14F

11/25 23:06, , 15F
變小,另外課本也有講到因為這樣所以記憶體使用效率提升
11/25 23:06, 15F

11/25 23:09, , 16F
4想法跟gsk大一樣 不然bus會塞爆XD
11/25 23:09, 16F

11/26 10:58, , 17F
感謝各位的解答~謝謝
11/26 10:58, 17F

09/11 14:37, , 18F
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文章代碼(AID): #1Eps25Nk (Grad-ProbAsk)
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