Re: [問卦] 為什麼記憶體不能用硬碟替代==?消失

看板Gossiping作者時間8年前 (2017/11/20 10:34), 編輯推噓3(7415)
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※ 引述《rwhung (畫一隻雞)》之銘言: : ※ 引述《gibaman5566 (55665566)》之銘言: : : 這種問題不要出來問了,真是丟人現眼 : : 需要RAM是因為 : : cpu處理速度 >>>>>> 硬碟的傳輸速度 : : 所以,加了一層RAM 當緩衝, 因此cpu >>>>> RAM >>>> 硬碟 : : 然後cpu因為速度仍然遠大於RAM,所以cpu又加了第一層快取,第二層快取 : : 最後變成 cpu >> L1 cache > L2 cache >>RAM >>>> 硬碟 : : 懂? : 澄清一下多數人的誤解, : 包括 暫存器、 L1 cache、L2 cache、"RAM" 、SSD等… 都是記憶體(Memory, RAM) : 而 多數人講的 RAM , 其實指的是 "DRAM" : DRAM 為 動態隨機存取記憶體 : 包括了 過去的 EDO DRAM、Rambus DRAM、DDR DRAM 、DDR2 DRAM、DDR3 DRAM等… : 除了DRAM外,記憶體(RAM) 還有 SDAM、ROM。 : RAM----- 揮發式 ------動態 DRAM : ---靜態 SRAM : 非揮發式------ROM : NVRAM : 而 SRAM 則為 靜態隨機存取記憶體 : 包括了 暫存器、 L1 cache、L2 cache、L3 cache : 非揮發性記憶體包括了 ROM、 NVRAM : 其中的 NVRAM,包括了 快閃記憶體、SSD 、隨身碟、記憶卡等 上 必須要更正一個概念, 前面有人說存取速度上 RAM>>暫存器(register) (另一方面來說就是運行頻率RAM>>REG) 其實是錯的 真正在積體電路裡面的暫存器例如用DFF(D-flip-flop)實作 而DFF的最高運行頻率等同於處理器中的pipeline(管線)中每一級的頻率 換句話說,DFF可以做到跟處理器用同一個時脈 但是話說一顆DFF,以TSPCR舉例來說,需要佔用的面積為(以一顆NMOS的面積為1) (6+6+1)+(3+2+2)*2+(3+1) = 31 而一個SRAM(6T)的面積為(1+3+1)*2 = 10 一個DRAM的面積為1+C (C是電容) 換句話說,為了實作同樣位元數的記憶體,所使用的面積是REG>>SRAM>DRAM 然而,L1/L2/記憶體的用處是磁碟與處理器之間的中轉 實際上就算其運行頻率拉高到等同於CPU,實際上一點用處都沒有 倒不如省一點面積,因為面積是要錢的 運行的時間延遲(latency)只有跑分的人有感 而且他們是看跑分才有感,再者只要指令集寫的差一點或是硬體佈局差一點就可以把 REG取代RAM所拿到的優勢通通敗光光,所以幾乎沒有人會拿REG代替RAM,因為沒意義 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 203.67.242.64 ※ 文章網址: https://www.ptt.cc/bbs/Gossiping/M.1511145261.A.193.html

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我也是這麼想的
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胡扯
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嗯嗯 跟我想的很類似
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不是為了什麼面積好嗎
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L1還是比ram快多了
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L1 L2到現在還是沒辦法被取代
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差不多是這樣 第二段如果再簡述一點會更好
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樓下組一台全部用快取的電腦 結果ping還是500ms直接崩潰
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Register File 就是SRAM 只是有偷rule 而且有sense amp
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/add decoder 菜逼八才用3x T
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http://disp.cc/b/18-akUo (L1/L2快取 - ott板 - Disp BBS)
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我記得L1 L2 等Cpu快取的出現一方面是為了應對越來越大的R
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這篇在公三小
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AM,另一方面是當作多核心的通訊管道?
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別那 麼專業好不好
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ott轉ott版文章
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別倒果為因 cache coherence 是為了多核 不是 cache 提
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出的原因
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有種東西叫hit rate
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cache變快沒用ㄏㄏ
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pipeline stage的clock cycle time誰決定的,樓下怎麼
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Cache沒用論 怎麼突然蹦出來的
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反正不是我癈宅工程師決定的
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clock cycle time 是抓最長stage時間
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樓下說說在MIPS機器中是哪兩個stage花最長時間
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