[考古] 計算機結構學/張貴忠/96下
※ [本文轉錄自 FCU_Talk 看板]
作者: coolsprite ( ) 看板: FCU_Talk
標題: [考題][資訊系][張貴忠][計算機結構學][96下期末考]
時間: Wed Jun 18 13:39:32 2008
沒看過這個名字吧!新來的...XD
1.(15%)YES or NO Questions
(A)快取記憶體中的強迫性失誤(Compulsory Miss)次數沒有辦法降低
(B)全關聯式快取(Fully associativity cache)沒有衝突失誤(Conflict miss)
(C)對於降低失誤次數來說,關聯度(associativity)比容量重要的多
2.(15%)管線中的跳躍控制(branch in pipelining)
(A)說明如何將跳躍懲罰(branch penalty)縮減到一個週期?
(B)請問需要付出哪些成本以達到上一題的結果?
(C)請問以軟體的觀點來看,有什麼作法可以減輕跳躍懲罰?
3.(15%)簡答題
(a)說明快取記憶體是應用了哪兩種區域性原則(locatlity)來改善存取效能
(b)請問再不改變快取記憶體容量的情況下,增加區塊大小(block size)的
好處與效應為何?請說明?
(c)請解釋為什麼在兩個R-Type的指令間資量危障(data hazard)不需要讓管線
暫停(stall)?
4.(20%)快取記憶體設計(Cache Design)
(a)假設逢甲資工系發展出3種快取記憶體(Cache1,Cache2,Cache3),其組態與相
對應的失誤率(Miss Rate)如下表所示,在這些處理器中一半的指令包含一次
的資料存取。假設快取失誤處罰時間為(6 + 以字組為單位的區塊大小)。
在Cache1的處理器中,以此工作量測到的CPI為2.0。請估算處理器配上哪個
快取記憶體在快取失誤時花最多的週期?
┌───┬─────┬────┬─────┬─────┐
│ │ 型態 │區塊大小│指令失誤率│資料失誤率│
├───┼─────┼────┼─────┼─────┤
│Cache1│直接對應 │1 字組寬│ 4 % │ 6 % │
├───┼─────┼────┼─────┼─────┤
│Cache2│直接對應 │4 字組寬│ 2 % │ 4 % │
├───┼─────┼────┼─────┼─────┤
│Cache3│2-路組關聯│4 字組寬│ 2 % │ 4 % │
└───┴─────┴────┴─────┴─────┘
(b)假設三種快取記憶體的容量均為4K個區塊,其位址為32bits,請計算出三種
快取分別需要多少標籤位元(Tag bits)?
5.(15%)管線設計(pipelining)
有一個系統架構設計者要設計一個新的微處理器的管線,他有一個負載的範例
程式,共10^6個指令,每個指令需要花費100ps才能完成。
(a)利用一個沒有管線化的處理器執行這個核心程式需要多久時間?
(b)採用最新技術的微處理器約20級的管線,假設管線是完美的設計,則相較於
沒有管線化的處理器可以得到多少的加速?
(c)真實的管線並不完美,因為每級管線中多少都會有額外負擔,請問這些負擔
會影響指令時間、指令產量,還是兩者皆有影響?
6.(20%)跳躍預測(Branch prediction)
有一個程式包含5個條件跳躍指令,這程式將被執行數千次,以下是每個條件跳
躍指令在程式執行過一次以後的結果(T:跳(taken)N:不跳(non-taken))
Branch 1:T-T-T
Branch 2:N-N-N-N
Branch 3:T-N-T-N-T-N
Branch 4:T-T-T-N-T
Branch 5:T-T-N-T-T-N-T
假設每個條件跳躍的行為在每次程式執行時都一樣,在動態的設計中,假設每
一個條件跳躍指令都有自己的預測緩衝器(prediction buffer),並且每個緩衝
器在每次執行前的狀態都相同,以下列出各種條件跳躍預測的設計:
(a)總是會跳 (b)總是不跳 (c)1位元的預測子,初始值設定會跳 (d)2位元的預
測子,初始值設定有點預測跳(weakly predict taken)
請問以上4種預測設計的準確度分別為何(請精確計算出數字)?
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新來的老師 -- 阿忠!
沒說會不會當很多人... 揪竟...他會不會是把大刀呢!?
欲知詳情... 下週揭曉!!!
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