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討論串[問題] Phase generator & Freq divider
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#1
[問題] Phase generator & Freq divider
推噓1(1推 0噓 4→)留言5則，0人參與, 5年前最新作者a1010223 (和煦人也)時間5年前 (2018/10/16 13:20), 5年前編輯資訊
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各位版友好. 目前有一個需求是兩個input 2.5GHz clock，phase差180. 經過一個block之後，output會產生四支1.25GHz clock，兩兩差90度. 也就是這個block需要同時除頻且製造出除頻後的四個相位. 找遍文獻還是沒什麼進展，希望有想法的大大不吝指導！. -
(還有17個字)
#2
Re: [問題] Phase generator & Freq divider
推噓1(1推 0噓 0→)留言1則，0人參與, 5年前最新作者louisyan時間5年前 (2018/10/17 00:45), 編輯資訊
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https://escholarship.org/content/qt9q86n8b2/qt9q86n8b2.pdf. 90 nm 製程的話，論文第13頁的CML DIVIDER應該可以達到你的需求. --. ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 61.231.55.170. ※ 文
#3
Re: [問題] Phase generator & Freq divider
推噓1(1推 0噓 1→)留言2則，0人參與, 5年前最新作者horsehead (小孩臉)時間5年前 (2018/10/17 02:00), 編輯資訊
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提供另一個用純logic兜的方法 , 兩個input clk1 跟 clk2都先除頻1/2變成. 新的兩個clock clk_phase0 跟clk_phase3 ,然後再把clk_phase0反向得clk_phase2 ,. clk_phase3反向得clk_phase1. 然後你就會發現 clk
(還有705個字)
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