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討論串[問題] PLL的jitter
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Re: [問題] PLL的jitter
推噓5(5推 0噓 39→)留言44則，0人參與, 最新作者tjyee (gg)時間12年前 (2013/10/15 17:37), 編輯資訊
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大家好，還是關於PLL類比VDD接在一起的問題，如圖. http://ppt.cc/c35Y. 我發現delay cells與其bias電路間的電壓會抖動，於是我在那邊加了不大的電容，發現減低jitter得效果特好，連damping也變好了，相請問各位這裡加電容可不可行，會不會產生什麼問題，例如多了
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[問題] PLL的jitter
推噓11(11推 0噓 16→)留言27則，0人參與, 最新作者tjyee (gg)時間12年前 (2013/08/28 22:59), 編輯資訊
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大家好,小弟目前做的PLL遇到問題,. VCO的架構是用Ring,使用兩個charge pump去放大電容的架構,. 在鎖定於800MHz的時候,除數是16,參考頻率是50MHz,兩個CP電流是56uA以及50.4uA,. 大電容是6.5p,小電容是3p,電阻為3.5k.. 模擬時,數位一支DVDD
(還有87個字)
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