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討論串[問題] verilog coding style
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Re: [問題] verilog coding style
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者sasako ( )時間13年前 (2012/11/05 21:10), 編輯資訊
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因為2可以將combinational logic 和sequentail logic分開。. 還有一個好處是有些訊號必須用next_out做條件（即時），就可以拿來使用，. 畢竟out是flip flop會晚1T。. 至於combinational的寫法每個人都不同，像有人state machin
#1
[問題] verilog coding style
推噓0(0推 0噓 10→)留言10則，0人參與, 最新作者doublewhi (whi)時間13年前 (2012/11/03 15:08), 編輯資訊
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想請問一下版上的板友. 為什麼現在大家都推薦把non combinational/combination circuit分開寫呢?. 用code來說的話. // coding style 1. always @(posedge clk or posedge reset). begin. if (re
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