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討論串[問題] 用於 ADC 中 OP 的頻寬問題
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#4
Re: [問題] 用於 ADC 中 OP 的頻寬問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者overthesea (...)時間13年前 (2012/09/13 00:43), 編輯資訊
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想借問一下, 假設第二級load是1p. 要把 pole 2 推到 3~5UGB, 理論上是加大電流或第二級input就可以. 但有沒有可能不斷加大第二級 current source 和 input pair. 造成輸出點等效的 load 越來越大, 使得加電流對 pole 2 的影響很小. 感覺
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#3
Re: [問題] 用於 ADC 中 OP 的頻寬問題
推噓3(3推 0噓 1→)留言4則，0人參與, 最新作者opq77114 (歐匹哭)時間13年前 (2012/09/12 17:51), 編輯資訊
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以我的認知 MDAC的opamp規格跟後級電路所要求的精確度有關. 原po的ADC要操作在100MS/s 因此一個週期是10ns. 以pipelined SAR的架構來說 MDAC需要等取樣結束 SAR bit cycling結束 才能放大殘值. 因此假設linear settling time(t
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#2
Re: [問題] 用於 ADC 中 OP 的頻寬問題
推噓1(1推 0噓 1→)留言2則，0人參與, 最新作者jamtu (月光下的智慧)時間13年前 (2012/09/12 10:07), 編輯資訊
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這問題跟點18製程有關，但是應該是點18才做得出來. DC gain要做到84dB，folded-cascode + common source在點18可以輕易達成. 更先進的製程ro掉很快就比較難保證. 另外若 fGBW = 4.589G，ωGBW=730M = Gm1/Cc. Cc隨便選個1pF
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#1
[問題] 用於 ADC 中 OP 的頻寬問題
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者ceaserman (神采飛揚)時間13年前 (2012/09/11 21:52), 編輯資訊
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各位大哥，. 小弟目前在研究 Pipeline SAR 的 ADC 。. 目前是要做 12 bit ，100M/s sample rate ，分成兩級，. 第一級是 5-bit ，第二級是 7-bit 的 Pipeline SAR ADC ，採用 0.18 製程。. 目前卡在 MDAC 的 OP 設
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