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討論串[問題] OP如何設計出 thd+N <-100dB
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#3
Re: [問題] OP如何設計出 thd+N <-100dB
推噓2(2推 0噓 6→)留言8則，0人參與, 最新作者jasonpid (jason)時間13年前 (2012/07/19 23:00), 編輯資訊
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To j大：. 是自己tapeout的IC量測的，. 目前有找到原因是 power 太髒了，. 但THD+N量到的也才70dB左右~. 我自己用的OP是用rail-to-rail的架構. To l大：. PGA架構是用儀表放大器的前級，. 因為要有different output給ADC~. To
(還有245個字)
#2
Re: [問題] OP如何設計出 thd+N <-100dB
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者deathcustom (litron-intl)時間13年前 (2012/07/19 10:37), 編輯資訊
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1. 16bit是你自己的電路嗎?有沒有實測過?ENOB是多少. 2. PGA本身推動力夠嗎?頻寬?SR?輸入信號頻率?時脈訊號頻率?. 3. PGA vo swing?. 4. Does non-overlapping clock work well?. 會差這麼多一定是THD有問題. 如果當初模
#1
[問題] OP如何設計出 thd+N <-100dB
推噓2(2推 0噓 3→)留言5則，0人參與, 最新作者jasonpid (jason)時間13年前 (2012/07/19 00:09), 編輯資訊
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最近在設計一個PGA放大電路，要放大信號提供給後級的16bit ADC，. 但實際IC量測的thd+N只有-50dB而已，. 只有8bit而已，問題應該是出在OP的架構，. 不知哪一種架構可以達到高解析低失真的需求??. 謝謝~. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From:
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