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討論串[問題] verilog有關輸入值未定時，assign輸出值
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[問題] verilog有關輸入值未定時，assign輸出值消失
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者lueichun時間12年前 (2012/03/28 22:35), 編輯資訊
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Re: [問題] verilog有關輸入值未定時，assign輸出值
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者lovepy (sam)時間12年前 (2012/03/29 13:39), 編輯資訊
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以RTL-level的角度. ==(兩個等於)是logical equality operator. ==| 0 1 X Z. --+---------. 0 | 1 0 X X. 1 | 0 1 X X. X | X X X X. Z | X X X X. 所以就算你input為X. 條件判斷式運
(還有199個字)
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