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討論串[請益] FPGA(VHDL)實現雙輸入單輸出開關
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Re: [請益] FPGA(VHDL)實現雙輸入單輸出開關
推噓1(1推 0噓 15→)留言16則，0人參與, 最新作者c137596 (神手的同學)時間14年前 (2011/12/15 16:07), 編輯資訊
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大家好~. 我後來嘗試採用下列的語法來實現電路，. library IEEE;. use IEEE.STD_LOGIC_1164.ALL;. entity mul is. port. (. sig1, sig2, ck13, ck132 : in std_logic;. Output : out s
(還有637個字)
#1
[請益] FPGA(VHDL)實現雙輸入單輸出開關
推噓7(7推 0噓 24→)留言31則，0人參與, 最新作者c137596 (神手的同學)時間14年前 (2011/12/13 16:18), 編輯資訊
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大家好~. 小弟第一次接觸FPGA，所以很多地方不懂. 需要實現的電路圖如下面的網址:. http://imageshack.us/photo/my-images/828/ck13.jpg/. SIGNAL1 和SIGNAL2是輸入的訊號，兩顆MOS是用來當作開關. CK13 和 CK13-是用開控
(還有433個字)
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