看板 [ Electronics ]
討論串[問題] verilog 與 spectre 如何 co-simulation?
共 2 篇文章
內容預覽： 開啟 | 關閉 | 只限未讀
首頁
上一頁
1
下一頁
尾頁
#2
Re: [問題] verilog 與 spectre 如何 co-simulation?
推噓1(1推 0噓 1→)留言2則，0人參與, 最新作者kk123 (阿熊)時間14年前 (2011/04/16 18:22), 編輯資訊
0
0
0
內容預覽:
我再多問個問題 XD. 因為我類比那塊是 Boost Converter，需外掛 Power NMOS 與 Schottky diode. 但這兩個外掛元件的 model 都是 spice netlist format. 那我在 ADE 環境中要怎麼呼叫呢？. （因為之前都用 Hspice, ADE
#1
[問題] verilog 與 spectre 如何 co-simulation?
推噓4(4推 0噓 4→)留言8則，0人參與, 最新作者kk123 (阿熊)時間14年前 (2011/04/14 22:11), 編輯資訊
0
0
0
內容預覽:
我手邊有個用 Cadence Encounter 將 RTL 合成（還是稱轉？）出的電路，. 是個 verilog 的檔案，附檔名是 .v. 類比電路這邊，是用 Cadence Composer 所繪製而成。. 也因為是 Composer 所繪，所以用 spectre 來 run 會比較方便（又稱偷
首頁
上一頁
1
下一頁
尾頁