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討論串[問題] VERILOG 時脈問題
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#3
Re: [問題] VERILOG 時脈問題
推噓1(1推 0噓 1→)留言2則，0人參與, 最新作者vapaa (...)時間15年前 (2010/08/16 11:52), 編輯資訊
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把你的code看過一下. 大概覺得你的function應該是下面我打的那樣吧. 一種output是flip-flop 所以在output讀到input值的時候. 會在下一個clk出現. 另一種不是flip-flop的就單純接一個MUX. 直接讀input值 同時出現在ouput. 因為verilog
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#2
Re: [問題] VERILOG 時脈問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者sasako (模糊地讓我看不清)時間15年前 (2010/08/16 00:40), 編輯資訊
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這樣不是超級正常的嗎？clk敲到，下1T出現結果，沒有問題壓！. flip flop就是這樣動作的壓！為什麼你第一個always有加reset. 第二個卻沒有，假如你的sequential電路裡面有if else，那麼. reset就必須加上去，不然在做coding rule check就是會叫你加
#1
[問題] VERILOG 時脈問題
推噓2(2推 0噓 6→)留言8則，0人參與, 最新作者zx33571163 (mm)時間15年前 (2010/08/15 21:59), 編輯資訊
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always@(posedge clk or negedge reset ). begin. if(!reset). begin. count=0;. end. else. begin. count1<=0;. buffer<=bufin;. count <=count+1;. begin. if(
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