討論串[問題] 一些verilog的問題...
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我知道<=都代表同步更新. 但如果像這樣呢：. always@(posedge clk) begin. A = B;. C <= D;. end. always@(posedge clk) begin. E <= F;. G = H;. end. 這四條的先後順序還是A先再來C、E一起然後G嗎？.
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如果你問的是simulator會先做誰。. 答案是第一個if先做。因為begin...end是sequential block。. 但真實的電路是同時運作的。. 如果是在同一個module，那IEEE 1364無定義。誰先誰後都有可能，. 跟你用的simulatior有關。. 如果是在不同的modu
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我想先問關於blocking和nonblocking assignment的問題. 1. 像以下這種2個if的是同時做嗎？. always@(posedge clk) begin. if(condition1). A <= B;. if(condition2). C <= D;. end. 2. 兩
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