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討論串[問題]請教Verilog 語法
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[問題]請教Verilog 語法
推噓1(1推 0噓 1→)留言2則，0人參與, 最新作者promagicman (雨天後的彩虹)時間15年前 (2008/10/23 21:45), 編輯資訊
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最近看到書上這個例題的其中一個段落：. genvar i;. generate for(i=0;i<n;i=i+1) begin:block1. if(~). assign example1 = ~~~~~ ;. else. assign example2 = ~~~~~ ;. end endgen
(還有89個字)
#2
Re: [問題]請教Verilog 語法
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者zxvc (樂於助人)時間15年前 (2008/10/24 07:38), 編輯資訊
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conditionality指的是if else。if else才是condition statement，. for是loop statement。. 所以你必需對if、else的block命名。. 但為什麼上面的的if、else沒看到begin、end，因為它後面只接一個敘述，. 所以在這裡你必
(還有1189個字)
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