討論串[請益] verilog如何在一個always判斷觸發源？
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謝謝各位的回答. 我是使用Quartus II還有Max plus II兩個軟體來模擬. 程式如下. module counter(CLK, reset, count);. input CLK, reset;. output [6:0] count;. reg [6:0] count;. alway
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我想問個關於觸發的問題. 我寫的程式裡有一段是這樣：. always@(negedge load). begin. if(load==0). begin. count=count+1;. end. end. load是一直在高準位的值. 但每一小段時間就會變low. 之後再馬上變回高準位. 我有確定
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上課不認真的來問問題了：. //程式如下. module test(in0,in1,a);. input in0,in1;. output a;. reg a;. always @(in0 or in1). begin. if(~in0). a=0;. else if(~in1). a=1;. el
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