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討論串[問題] verilog 程式問題...
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#4
Re: [問題] verilog 程式問題...
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者sasako (微笑待人)時間18年前 (2007/10/31 20:20), 編輯資訊
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以上是你的test_bench唷????. 還沒看下面，你test裡面沒給時間，你是要他怎麼動壓?????. 你可以隨便參考一下書上寫的test都會有時間壓.... 你這個完全沒有也..... 除了沒時間之外，你也沒設定timescale. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆
#3
Re: [問題] verilog 程式問題...
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者SILee (WaLiLe)時間18年前 (2007/10/29 08:21), 編輯資訊
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把你一開始initial的值代入. q = temp & (1'b1) & (1'b1). temp = ((1'b1 & ~q) | (1'b0 & q)). 這兩個的初始值到底是多少?????. if q=0, then temp=1 => q=1. if q=1, then temp=0 =>
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#2
Re: [問題] verilog 程式問題...
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者peter921 (PP)時間18年前 (2007/10/29 07:49), 編輯資訊
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囧..... 我還是找不到問題..... 但是我發現了...好像不是程式碼的問題..... 我sim我之前寫的練習.... 一樣會跑出...# ** Error: (vsim-3601) Iteration limit reached at time 0 ns.. 所以不知道是不小心設定到啥了...
#1
[問題] verilog 程式問題...
推噓2(2推 0噓 1→)留言3則，0人參與, 最新作者peter921 (PP)時間18年前 (2007/10/27 12:58), 編輯資訊
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小弟我是最近才學到verilog...... 現在是寫個jk counter的simulate來練習..... 但是在sim的時候會出現個error. # ** Error: (vsim-3601) Iteration limit reached at time 0 ns.. google一下好像是
(還有480個字)
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