討論串請問設計 IC 的tool及語法有哪些?
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推噓0(0推 0噓 0→)留言0則,0人參與, 最新作者chenchenkuo.時間20年前 (2006/03/17 06:32), 編輯資訊
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引述《deathcustom.bbs@ptt.cc (我要攻陷電子學)》之銘言:. Verilog-XL跟NC-Verilog. 應該是屬於simulator喔. 與Verilog系列對應的還有VHDL. Verilog vs VHDL. Verilog-AMS vs VHDL-AMS. 印象中
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推噓0(0推 0噓 0→)留言0則,0人參與, 最新作者acelp.時間20年前 (2006/03/15 15:01), 編輯資訊
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現在的確有的公司 算數器是自己用gate兜的 layout也是用人工的. 這些公司大致就是hotek/sonix之類的 做mcu的. 他們不太關切EDA tool的演進 因為很多工作都還是人工在做. 而後來做多媒體的甚至是通訊IC 就不只用verilog了. 也有EDA tool提供另一種語言 比較
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推噓2(2推 0噓 0→)留言2則,0人參與, 最新作者moonls (mulder)時間20年前 (2006/03/15 03:34), 編輯資訊
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Layout 跟 Simulation 是兩回事. 不能混在一起比較吧 ~~. Simulation完還是得畫 Layout !!. Layout畫完跑post sim還是要靠Simulate Tools , HSPICE ..etc.. 放在一起比 , 有點像是lp比雞腿. --. 發信站:

推噓0(0推 0噓 0→)留言0則,0人參與, 最新作者deathcustom (我要攻陷電子學)時間20年前 (2006/03/15 00:43), 編輯資訊
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在我眼裡,Verilog HDL, VHDL, SPICE都很高階嚕. 低階的是自己去畫layout. 你可以想像自己畫4bit-算數器(加法減法). 花了我快一天=.=. 可是HSPICE我只花一個小時就寫完了. HDL的話,大概幾分鐘吧orz. --. 發信站: 批踢踢實業坊(ptt.cc)

推噓0(0推 0噓 0→)留言0則,0人參與, 最新作者Acme ( )時間20年前 (2006/03/15 00:11), 編輯資訊
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這叫做simulation的tool,不是語法.... 另外Verilog-XL 算舊了 ... nc-verilog 比較新. vcs , modelsim ..... 還有SPICE是跑analog的..,非常低階,不是比較高階的那一類..... --. 發信站: 批踢踢實業坊(ptt.cc
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