[問題] Flip flop耗電與clock rate關係？

看板Electronics作者 (加價不加蛋)時間5年前 (2020/10/07 19:01), 5年前編輯推噓8(8推 0噓 20→)
留言28則, 7人參與, 5年前最新討論串1/1
假如有兩顆DFF寫法一樣 差別在於clk rate always@(posedge clk or negedge rst_n) begin if(~rst_n) Out <= 1’b0; else Out <= Out; end 請問這兩顆的耗電是一樣的嗎？ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.72.127.64 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1602068472.A.17B.html
推
10/07 20:49, 5年前 , 1F
不一樣
10/07 20:49, 1F
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10/07 22:08, 5年前 , 2F
猜一樣,因為從rst後都沒轉態
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10/07 22:29, 5年前 , 3F
合成一下就知道了
10/07 22:29, 3F
推
10/07 23:24, 5年前 , 4F
rate就不一樣了 ....
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所以主要是差別在CLK的power嗎? 對reg來說 0->0 or 1->1不會有power consumption? ※ 編輯: fcuk9981 (123.192.90.230 臺灣), 10/08/2020 00:11:44
推
10/08 08:31, 5年前 , 5F
建議你可以合成然後跑PTPX分析power，趁這個機會了解
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怎麼使用這個流程
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推
10/08 08:38, 5年前 , 7F
你會發現clock在transition的時候FF才會產生power變
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化，也就是正緣和負緣的時候，這就是為什麼clock ga
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ting可以省很多power的原因，當然clock沒變化FF也會
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有leakage和static power存在，只是消除了dynamic p
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ower而已
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10/08 11:42, 5年前 , 12F
就算不提 clock rate 的差距 你用的cell也不一定會
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10/08 11:42, 5年前 , 13F
一樣 power 也會不一樣啊@_@~
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10/08 11:43, 5年前 , 14F
要不然我幹嘛做後仿@_@~ 就是後訪會考量實電路情況
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10/08 11:43, 5年前 , 15F
拉要的cell 下去算 當然前在前端也有類似功能
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10/08 11:44, 5年前 , 16F
從code到最後出layout 那還是差蠻多的
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10/08 11:44, 5年前 , 17F
會問這個問題代表沒用過PTPX 用下去他問題會更多
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10/08 11:44, 5年前 , 18F
光問怎麼出dynamic power就可以解釋半天了
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10/08 11:46, 5年前 , 19F
就算沒有變化 但你rate不一樣 可以能你的cell就不一
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10/08 11:47, 5年前 , 20F
樣了 你的static power也會不一樣
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不用這麼複雜 我只想知道對reg來說 0->0 or 1->1不會有power consumption? 理論上是會有吧 但report也不會顯示出來 ※ 編輯: fcuk9981 (42.72.127.64 臺灣), 10/08/2020 12:45:33
推
10/08 22:52, 5年前 , 21F
看std library裡面有沒有clock rate的變數就知道了啊，
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10/08 22:52, 5年前 , 22F
應該就是沒有所以沒差異。但是實際合成出來你的clock tre
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10/08 22:52, 5年前 , 23F
e就是在那邊耗電，所以單知道dff有沒有比較耗電好像沒什
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10/08 22:52, 5年前 , 24F
麼意義
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推
10/08 22:54, 5年前 , 25F
我剛這樣說好像不對，lib裡面定義的就是transition power
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10/08 22:54, 5年前 , 26F
，clock跑比較快toggle rate高自然比較耗電
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推
10/09 07:41, 5年前 , 27F
因為這個report 不是顯示在那裡....或是你model沒叫
10/09 07:41, 27F
推
10/11 09:10, 5年前 , 28F
clock推著寄生電容，頻率越高當然耗電越多呀
10/11 09:10, 28F
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