[問題] VLSI數位設計
各位版上的先進好：
最近接觸數位電路設計，碰到有些疑問想在此請教：
1.
RTL 階段時，驗證的只是function嗎？如果只是function, 如何知道使用的pdk能否實現
想執行的電路效能？難道要等到synthesis 後，將Gate level 電路做AMS simulation 才
能知道嗎？
2.
高速數位電路中，digital block top level 有setup & hold up spec ，可否在取得pdk
時，就知道取得的製程能不能用來實現特定高速操作頻率？（eg, 10GHz)因為如果能夠知
道，就能選對合適的製程來synthesis. Pdk文件似乎都只提供基本邏輯的spec，對於digi
tal top level設計，該怎麼做相關的參考呢？
3.
synthesis後，將產生的.v檔匯入cadence做要設計的digital standard cell. 這步驟中
我碰到的問題是， pdk裡的standard cell logic gate(eg,AND,OR...etc)有自己的vdd
和 vss pin, 導致import入cadences的.v檔（synthesis產生的)產生的數位電路中，sub
cell裡的這些logic gate (AND,OR...etc)vdd&vss floating 且沒有在top level的vdd v
ss pin.有人知道該怎麼解嗎？
請各位先進不吝賜教，感激不盡！
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