[問題] 求問CTS後setup violation與.sdc檔的設定

看板Electronics作者 (都是好吃的)時間5年前 (2019/02/02 21:10), 編輯推噓5(5推 0噓 4→)
留言9則, 5人參與, 5年前最新討論串1/1
我的design在DC跑完後的setup time都是正的，placement後也都是正的，但不管是使用I nnovus或是IC Compiler，只要跑到cts，跑完後setup time wns永遠都是-1.多，在Innov us用ECO>Optimization修了好幾次，幾乎沒有改善，請問各位大大，這樣應該怎麼辦才好 ？ IC Compiler跑完cts的優化我還沒試過，我明天可能會再試試… 另外請問在跑CTS前.sdc檔應該怎麼修改呢？ 我目前是將： set_clock_latency set_clock_ucertainty set_clock_transition set_wire_load_model 以上這幾項註解掉，請問這樣正確嗎？有沒有什麼不該註解掉或是我少註解掉的呢？ 懇請各位高手幫助！ 謝謝各位！ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 110.50.157.43 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1549113012.A.DA5.html
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02/03 00:36, 5年前 , 1F
DC不考慮placement，routing，甚至clock skew
02/03 00:36, 1F
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02/03 00:38, 5年前 , 2F
你可能需要貼上你的setup time report，報出transition
02/03 00:38, 2F
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02/03 00:47, 5年前 , 3F
你可以在routing階段下route_opt解setup time
02/03 00:47, 3F
推
02/03 07:57, 5年前 , 4F
你特殊path有標出來嗎？
02/03 07:57, 4F
推
02/03 17:16, 5年前 , 5F
查查 write_sdc 怎麼用吧
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02/03 22:12, 5年前 , 6F
Congestion看一下吧
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推
02/04 13:13, 5年前 , 7F
先看看tree有沒有長好，skew多少
02/04 13:13, 7F
推
02/05 00:16, 5年前 , 8F
我也覺得沒長好 我直覺是說覺得太偏某些路線XD
02/05 00:16, 8F
推
02/05 07:49, 5年前 , 9F
或者是cell需要手動sizing, tool不一定幫你解的好
02/05 07:49, 9F
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