[問題] LVS cell-circuit not compared ?

看板Electronics作者時間7年前 (2019/01/26 12:15), 7年前編輯推噓3(3推 0噓 6→)
留言9則, 3人參與, 7年前最新討論串1/1
大家好 小弟現在有個LVS的疑問 現在在跑整體的LVS 但是都會出現兩個相似子電路 cell not compared 如下圖 https://i.imgur.com/WXw0CG5.jpg
https://i.imgur.com/6aYb5sv.jpg
https://i.imgur.com/xMHFZPl.jpg
這兩個都是inv gate 差異在尺寸不一樣而已 而且我發現因為這兩個電路無法比較 導致有用到這兩個電路的子電路也都有錯 例如:and gate https://i.imgur.com/neBUDop.jpg
其他子電路說有錯的地方都是在and gate的inv gate上 但是我單跑其他子電路的LVS都是對的 但接到整體就會出現錯誤 請問是我整體電路有接錯 還是我LVS跑的方式是錯誤的? 因為我整體電路對了3次 線都是接對的 所以目前有點無解了 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 218.164.126.161 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1548476140.A.368.html ※ 編輯: envy0814 (218.164.126.161), 01/26/2019 12:44:17
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01/26 22:11, 7年前 , 1F
應該是pin有少打或重複了或pin沒pin到metal上造成port
01/26 22:11, 1F
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01/26 22:11, 7年前 , 2F
數對不起來，檢查一下你的pin跟I/O數有沒有問題
01/26 22:11, 2F
推
01/27 09:03, 7年前 , 3F
推樓上 我也覺得應該是pin有少打（net檔跟layout再chec
01/27 09:03, 3F
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01/27 09:03, 7年前 , 4F
k一下）
01/27 09:03, 4F
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01/27 14:53, 7年前 , 5F
有時其實是少一層 或是打pin打錯層
01/27 14:53, 5F
請問是指整體的地方嗎 謝謝三位~ ※ 編輯: envy0814 (1.172.87.63), 01/27/2019 15:59:58
推
01/27 18:15, 7年前 , 6F
對 整體電路的port check一下
01/27 18:15, 6F
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01/27 18:15, 7年前 , 7F
pin打在整體的layout上
01/27 18:15, 7F
※ 編輯: envy0814 (1.172.87.63), 01/28/2019 00:00:09
推
01/28 13:26, 7年前 , 8F
隔空抓藥真的是吼
01/28 13:26, 8F
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01/28 13:27, 7年前 , 9F
我感覺你的認知可能有點錯誤 但....這
01/28 13:27, 9F
我也覺得怪怪的 刪掉不要誤導別人好了 ※ 編輯: envy0814 (1.172.87.63), 01/29/2019 13:26:11
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