[問題] SAR ADC電容大小

看板Electronics作者 (Howard)時間5年前 (2018/11/06 00:10), 編輯推噓3(3推 0噓 6→)
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想跟各位詢問有關SAR ADC array電容大小的問題。在Delta Sigma ADC，如果選用較大的 電容，SNR的確可以提升，但相對的opa就必需要推的動，功耗也就會提升。但在SAR ADC ，如果選用較大的電容，理論上SNR也會跟著提升，但是會遇到另一個問題，較大的電容 所需要的充放電時間也比較長，所以可能會在每個bit比較的時後無法完全完成充放電， 導致最後逼近會有誤差，Vip-Vin無法小於LSB，造成量化誤差，這要原本想借由大電容來 提升SNR不就又降低了？所以這是SAR ADC對電容大小的限制嗎？ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.15.180.85 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1541434245.A.2E9.html
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settling error主要發生在切最大的幾顆電容，有很多方
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法可以解這個issue，比方延後比較器開始比較的時機，或
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插入redundancy bit去彌補前面幾個cycle的比較錯誤。
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大家都想要壓低CDAC大小因為這和功耗直接相關，但太小
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的CDAC會有較大的mismatch，在高解析度SAR會有線性度不
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好的問題，這比較像SAR的限制。
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11/06 20:34, 5年前 , 7F
樓上專業
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11/08 09:37, 5年前 , 8F
感謝Lin大的詳細解說
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11/21 01:28, 5年前 , 9F
一樓講完了
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