[問題] zero delay simulation跟notimingcheck

看板Electronics作者 (十遍)時間5年前 (2018/07/08 21:57), 編輯推噓3(3推 0噓 8→)
留言11則, 3人參與, 5年前最新討論串1/1
各位大大好， 在使用ncverilog做模擬的時候可以下幾個指令 notimingcheck : Don't execute timing check delay_mode zero : zero delay 想請問在使用上這兩個會有什麼差別嗎？ 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.24.117.52 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1531058232.A.389.html
推
07/09 09:48, 5年前 , 1F
這兩個是不一樣的東西，以dff為例，zero delay是讓dly歸0
07/09 09:48, 1F
→
07/09 09:48, 5年前 , 2F
，clk edge一來d就傳到q，中間沒dly。 no timing check
07/09 09:48, 2F
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07/09 09:48, 5年前 , 3F
是不作timing check。d和clk的關係不符合setup/hold tomi
07/09 09:48, 3F
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07/09 09:48, 5年前 , 4F
ng時也不會讓q輸出unknow。前者一時不知道有什麼例子，後
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07/09 09:48, 5年前 , 5F
者常用在確認function不管timing時先關掉timing chec看fu
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07/09 09:48, 5年前 , 6F
nction對不對。
07/09 09:48, 6F
推
07/09 18:15, 5年前 , 7F
Zero delay 用在把#5 這種語法忽略 design 時用 可以
07/09 18:15, 7F
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07/09 18:15, 5年前 , 8F
看功能
07/09 18:15, 8F
推
07/09 18:17, 5年前 , 9F
No timing check 用在如 gate level 你不想跑dynamic
07/09 18:17, 9F
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07/09 18:17, 5年前 , 10F
timing （浪費時間）用
07/09 18:17, 10F
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07/10 01:06, 5年前 , 11F
好的 謝謝兩位的解說
07/10 01:06, 11F
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