[請益] fpga timing constraints .sdc 範例

看板Electronics作者 (職人的道路)時間7年前 (2018/06/14 18:50), 7年前編輯推噓3(3推 0噓 2→)
留言5則, 2人參與, 7年前最新討論串1/1
各位版友好， 最近在學習如何下timing constraints, 參考的網路文章是timequest user guide, 初步了解了一些基本的指令以及用語。 但對於如何實際用在一個檔案還是有點不知該如何下手， 想請問有沒有人有一個完整的verilog範例跟sdc檔案， 可讓小弟跟著練習呢？ 感謝。 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 180.217.136.49 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1528973449.A.EBF.html
推
06/14 19:26, 7年前 , 1F
也想知道+1
06/14 19:26, 1F
推
06/14 22:41, 7年前 , 2F
06/14 22:41, 2F
→
06/14 22:42, 7年前 , 3F
最後幾頁不就是了?
06/14 22:42, 3F
這比較像是指令集啊…… ※ 編輯: escorpion (1.163.69.124), 06/15/2018 12:25:09
推
06/16 01:46, 7年前 , 4F
....如果你這麼認為...那我也沒辦法了
06/16 01:46, 4F
→
06/16 01:46, 7年前 , 5F
囧>
06/16 01:46, 5F
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