[問題] hspice的移位暫存器電路

看板Electronics作者 (好好籃球員)時間7年前 (2018/05/30 01:11), 編輯推噓7(7推 0噓 26→)
留言33則, 6人參與, 7年前最新討論串1/1
小弟是最近才接觸程式電路，最近我遇到移位暫存器的問題，請各位大大花寶貴的時間幫小弟我解決電路的問題，電路圖如下 *shift Register .option list node post .protect .lib 'l35uhv12v.lib' l35uhv33v_tt .unprotect .op .global Vdd Vss .Model mp pmos .Model mn nmos Vdd Vdd 0 3.0 Vss Vss 0 0 Vin in 0 pwl(0,0v 0.2u,0v 0.2001u,5v 0.3u,5v 0.3001u,0) Vclk clk 0 pulse(0 0.9 0 0 0 0.05u 0.1u) .subckt inv vin vout mp1 vout vin Vdd Vdd mp W=5u L=1u mn1 vout vin Vss Vss mn W=5u L=1u .ends xinv1 D1 Q1 inv xinv2 Q1 D1 inv xinv3 D2 Q2 inv xinv4 Q2 D2 inv xinv5 D3 Q3 inv xinv6 Q3 D3 inv xinv7 D4 Q4 inv xinv8 Q4 D4 inv xinv9 D5 Q5 inv xinv10 Q5 D5 inv xinv11 D6 Q6 inv xinv12 Q6 D6 inv xinvclk clk clkb inv mn2 in clk D1 D1 mn W=3u L=1u mn3 Q1 clkb D2 D2 mn W=3u L=1u mn4 Q2 clk D3 D3 mn W=3u L=1u mn5 Q3 clkb D4 D4 mn W=3u L=1u mn6 Q4 clk D5 D5 mn W=3u L=1u mn7 Q5 clkb D6 D6 mn W=3u L=1u .Tran 1ns 10us .end 副本站內信 求bug 跪求大大站內解答 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.252.163.77 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1527613888.A.DF4.html
推
05/30 01:53, 7年前 , 1F
你的問題是啥?
05/30 01:53, 1F
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05/30 08:21, 7年前 , 2F
問題是輸出的圖形都怪怪
05/30 08:21, 2F
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05/30 09:11, 7年前 , 3F
但Q1的輸出是成功的反向波形
05/30 09:11, 3F
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05/30 09:14, 7年前 , 4F
之後Q2、Q3等等，波形都怪怪的
05/30 09:14, 4F
推
05/30 10:16, 7年前 , 5F
這可能 hold time violation吧 我隨便猜猜的
05/30 10:16, 5F
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05/30 15:20, 7年前 , 6F
你要不要先建一個dff搞定後再兜shift register
05/30 15:20, 6F
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05/31 03:13, 7年前 , 7F
為什麼in訊號是5V clk是0.9V而VDD是3V? 你用的 model本來
05/31 03:13, 7F
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05/31 03:13, 7年前 , 8F
就這樣嗎？
05/31 03:13, 8F
推
05/31 10:16, 7年前 , 9F
給樓上推 真有耐心 還會幫忙debug
05/31 10:16, 9F
推
05/31 10:57, 7年前 , 10F
真的推 有耐心真好XD
05/31 10:57, 10F
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05/31 11:43, 7年前 , 11F
給S大 可站念信嗎
05/31 11:43, 11F
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05/31 12:12, 7年前 , 12F
內
05/31 12:12, 12F
推
05/31 14:13, 7年前 , 13F
兩個lat用nmos接起來是沒辦法對傳的吧
05/31 14:13, 13F
推
06/01 02:57, 7年前 , 14F
我其實看不太懂你的電路想接什麼，我猜你是想做DFF? 但你
06/01 02:57, 14F
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06/01 02:59, 7年前 , 15F
接線好像是錯的? 而且transmission gate的N/PMOS好像也
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06/01 03:00, 7年前 , 16F
有問題，你看一下你的電路圖在決定接什麼吧。另外body應
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06/01 03:00, 7年前 , 17F
該也接錯了
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06/01 03:01, 7年前 , 18F
https://imgur.com/a/2wI96Gi 這是你想完成的dff架構嗎?
06/01 03:01, 18F
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06/01 09:23, 7年前 , 19F
對 就是s大的圖 就是clk為1導通 為0不通
06/01 09:23, 19F
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06/01 09:25, 7年前 , 20F
我是想說用nmos為控制開關 作6-gate的sr電路
06/01 09:25, 20F
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06/01 10:33, 7年前 , 21F
但你的電路接法是錯的啊...你先按照電路圖去接出DFF吧
06/01 10:33, 21F
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06/01 10:40, 7年前 , 22F
是哪邊接錯呢
06/01 10:40, 22F
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06/01 11:07, 7年前 , 23F
1. 你的N/PMOS的body接錯,分別還是要接VSS VDD
06/01 11:07, 23F
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06/01 11:08, 7年前 , 24F
2. Latch的inv之間還是有一個開關,你的電路好像沒有接
06/01 11:08, 24F
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06/01 11:09, 7年前 , 25F
不過我沒試過這種接法的dff,所以做出來應該還是要看波型
06/01 11:09, 25F
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06/01 11:11, 7年前 , 26F
3. 你的in跟clk很怪,讓訊號都吃到VDD吧
06/01 11:11, 26F
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06/01 11:12, 7年前 , 27F
4. 額外小建議,netlist和testbench分開寫
06/01 11:12, 27F
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06/01 12:37, 7年前 , 28F
你這種接法也沒辦法實現SRLAT吧，而且你要做shift regis
06/01 12:37, 28F
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06/01 12:37, 7年前 , 29F
ter需要dff不是srlat
06/01 12:37, 29F
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06/01 14:16, 7年前 , 30F
換個dff應該就可以做出來了
06/01 14:16, 30F
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06/01 15:35, 7年前 , 31F
所以要作出shift register 是用dff組成的嗎
06/01 15:35, 31F
推
06/01 16:06, 7年前 , 32F
你可以參考shift register的wiki
06/01 16:06, 32F
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06/01 16:41, 7年前 , 33F
同樓上，除非你做Dynamic type但我想你先把typical做完吧
06/01 16:41, 33F
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