[問題]ISE post-route的一些問題

看板Electronics作者 (正面上我啊)時間6年前 (2017/07/31 21:17), 編輯推噓2(2推 0噓 13→)
留言15則, 4人參與, 最新討論串1/1
各為大大們好 小弟自學verilog一小段時間了 但也就在behavior上跑跑模擬 看看自己的邏輯有沒有錯誤 最近試著使用ISE post-route的功能 想看看加上延遲之後結果會是怎麼樣 但是跑完post-route後 發現只有最上層的輸入跟輸出是我命名的名稱 底下很多名稱都被改掉了 想看的訊號線都不知道跑到哪裡去了 想問是否有可以保留自己想看的訊號線名稱的方法? 目前想到的只有將想看的訊號拉出來的方法而以 另外 還想請問有關這段程式碼的一些問題 always@(posedge CLK) if(C) cnt <= 24; else if(B) cnt <= cnt + 1; assign A = (cnt == 31); assign C = (~RSTN) | A; 在跑behavior模擬的時候 cnt初始值是24 但是經過post-route模擬後 cnt的初始值就變成0 要算到31之後才能初始為24 思考很久 不覺得哪裡有問題 懇請各為大大為小弟我解答 非常感謝<(_ _)> -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.115.222.72 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1501507062.A.9EF.html
推
07/31 22:54, , 1F
直接拉ISE 的範例出來看就好。 behavior OK ，不代表ISE
07/31 22:54, 1F
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07/31 22:54, , 2F
看得懂你要做什麼電路。
07/31 22:54, 2F
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07/31 23:31, , 3F
... 數位電路有所謂的reset, google reset
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07/31 23:33, , 4F
你現在跟不會做電路差不多 不要當C寫
07/31 23:33, 4F
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08/01 09:21, , 5F
A大 範例是指書上所附的光碟嗎 還是...?
08/01 09:21, 5F
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08/01 09:22, , 6F
H大 我好像有點懂你的意思了 可否再問一個問題
08/01 09:22, 6F
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08/01 09:24, , 7F
是否會有像我那樣初始不設為0的情況?
08/01 09:24, 7F
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08/01 11:08, , 8F
會，因為你沒有rst，基本上dff都要rst一個初值
08/01 11:08, 8F
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08/01 12:08, , 9F
回樓上 我有設rst啊@@
08/01 12:08, 9F
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08/01 13:00, , 10F
always@(posedge clk or negedge RSTN)
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08/01 13:01, , 11F
if(~rst) cnt <= 0 else (你的電路)
08/01 13:01, 11F
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08/01 13:02, , 12F
問題應該出在你assian A那段，cnt要等於31A才為1，你C才
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08/01 13:02, , 13F
有值
08/01 13:02, 13F
推
08/01 20:52, , 14F
plz google it "xilinx language template"
08/01 20:52, 14F
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08/01 22:08, , 15F
非常感謝<(_ _)>
08/01 22:08, 15F
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