[問題] compile -scan面積大增?

看板Electronics作者hsucheng (Marshall)時間9年前 (2017/01/02 22:00)推噓3(3推 0噓 4→)

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各位前輩好: 目前設計了一個design， compile完的cell area約為0.05mm^2，此時已經是gate-level電路。在下一行打入compile -scan後 cell area會跑到0.9mm^2 雖然timing跟test coverage有達到，但這面積是正常的嗎? 請問該如何解決面積的問題感謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.172.228.238 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1483365642.A.3FB.html ※ 編輯: hsucheng (1.172.228.238), 01/02/2017 22:02:13

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ilovepachaya

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ilovepachaya

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請問scan insertion指的是compile -scan還是insert_dft呢? 我讀取compile -scan完後的gate-level檔，再做compile -inc 面積有縮但是還是快900k，另外optimize netlist是指什麼呢? 感謝回答 ※ 編輯: hsucheng (163.18.57.175), 01/03/2017 15:49:53

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mmonkeyboyy

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ilovepachaya

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ilovepachaya

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