[請益] Verilog module reset寫法

看板Electronics作者 (弄牛連)時間7年前 (2016/11/08 14:27), 7年前編輯推噓0(0推 0噓 9→)
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請問有寫rtl code的大大，如果FSM裡某個state裡一個module 電路必需重覆使用，輸出的資料等若干clk後又重新重送回輸入 此module已有拉rst線，reset module內部的counter 除了等待此module內counter重新數到0時再灌入訊號 有什麼方法可以不用等待並reset counter的方法嘛? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.120.90.130 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1478586437.A.EEE.html ※ 編輯: nc23nick (140.120.90.130), 11/08/2016 16:44:27
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你確定你要的是reset訊號 ???
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還是另外一個state ??? 對狀態的定義再確認一下
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大大你好，我是一直卡在counter沒歸零沒辦法送資料進去
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目前做法是等那個state的counter歸零了才又跳回此state
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如果在另寫一個state硬體的部份會共用嘛?
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※ 編輯: nc23nick (36.234.148.112), 11/08/2016 22:07:08
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如果是我，我會額外增加 states 來處理你想要處理的程序
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reset 不應該處理除了重置以外任何程序。
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增加state，硬體共用。
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11/08 22:24, , 9F
加個 idle state
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