[請益] 數位電路動態耗電versus製程微縮
大家好,
如果僅考慮數位電路的動態耗電就好
已知數位電路的動態耗電為P=0.5*f*C*V^2;
那麼如果製程微縮了，比如從90nm -> 65 nm。
那麼數位電路的動態耗電可以打幾折? 前提是假設操作電壓V一樣好了，
僅考慮製成微縮對Standard cell內的寄生電容變小的效應。
那麼動態耗電是否會是乘上65/90這個scaling factor。
簡而言之，我想問的應該是製程微縮對寄生電容產生的影響?
不知道這樣估計是否有意義，還是各位有什麼想法?
謝謝各位。
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