[問題] SAR ADC加入校正電路後輸入範圍變小

看板Electronics作者 (iGodric)時間10年前 (2015/07/09 14:13), 編輯推噓6(6推 0噓 28→)
留言34則, 5人參與, 最新討論串1/1
各位好： 小弟有個問題，我的SAR ADC使用電容陣列DAC，並加入校正電容， 根據理論我的輸入範圍應該會變成 "vref * (未加校正時的電容大小/校正電容陣列的大小)" 原本輸入範圍應該是1V，但是根據這個算式我的輸入範圍變成 1 * (1024/1206) = 0.849 (10bits使用12bit校正) 請問我應該用什麼方法才可以讓輸入範圍變為1V呢？ 謝謝各位的回應 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.117.176.230 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1436422412.A.B32.html
推
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Bottom plate sampling
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謝謝你的回答,可以在解釋的詳細一點嘛？或者有什麼資料可
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以看嘛？謝謝你
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推
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你的問題是用top plate sampling造成的
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用bottom不會有這問題 不然就提高vref電壓XD
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謝謝各位的回復 那為什麼top plate sampling就會有這樣的
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謝謝各位的回復 但是使用top plate sampling是否代表,像是
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"ISSCC 2010 A 10b 100MS/s 1.13mW SAR ADC with Binary-S
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caled Error Compensation"
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這樣他是如何解決這樣的問題？
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推
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vref拉高
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推
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小魯也正在看這篇 但是一直無法理解第三段中間的部分
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the maximun error is v/2(v/2*1/2^1+v/4)
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一直想不透它的物理概念 我想應該是v/2成以某個值
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而非括號內和V有關的
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下面的the maximun sum of the remaining vlotage value
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is v/4(v/8+v/16+...) 也是相同道理嗎?
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想藉此也請教各位高手們 謝謝:)
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增加vref的方法我之前有試過了，但是算出來的vref是等於
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0.588V，這個直應該很難用Bandgap電路做出來，才想問問看
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有沒有其他招.
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關於Bottom plate sampling可以在解釋的詳細一點嘛？
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或者有論文可以看嘛？實在是無法理解其中的奧妙，謝謝
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推
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最一開始的SAR都用bottom plate sampling
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有一篇1975年附近的可以看 但我忘記名子...
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主要原因是都用電容的下板取樣vin跟vref
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所以電壓都會縮小
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謝謝你的回答，讓我又有了新的方向了，那bottom plate sam
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pling是有什麼缺點嗎？為什麼之後會改成top plate samplin
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g?是因為之前用bottom plate sampling會讓電壓變小所以取
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樣不準？但到了校正電路反而變優點？
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推
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沒喔 下板取樣精準度很高 只是現在中高解析度用上板
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取樣就能達到規格了 缺點大概是控制訊號比較麻煩
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07/26 22:42, , 34F
google下它的原理 在跟上板比較下大概就了解了
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