Re: [問題] PLL 的VCO鎖定波型請益

看板Electronics作者 (JFAVA)時間9年前 (2015/01/27 23:23), 編輯推噓1(1010)
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各位前輩好,小弟上次發此篇文的問題已解決 原因如obov大所說,charge pump的開關會漏電以及頻寬太大 經過修改後已經可以鎖的很漂亮如下圖 http://ppt.cc/FgLC 但現在又遇到另一問題, 會出現的原因是我在電路中加入了一 Lock Detector, 此電路是2顆由JK-FF組成的 5bit counter, 分別為ref clk以及由除頻器回來的clk作計數, 只要ref counter 一溢位則馬上兩個counter輸出做比較, 相同則鎖定 這顆Lock Detector自己獨立模擬是沒有問題的, 但把它加入整個PLL電路後, VCO的控制電壓波型變成了下圖所示 http://ppt.cc/cmh1 小弟想請教版上先進們,有可能是哪邊出了問題, 煩請指點小弟一下, 非常感謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 175.182.24.128 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1422372188.A.E6C.html

01/28 12:51, , 1F
你的lock det會去動到pll本身嗎?
01/28 12:51, 1F

01/28 13:56, , 2F
回o大 lock det他輸入端就只有接ref & div clk
01/28 13:56, 2F

01/28 13:57, , 3F
輸出則是單純一個port看lock訊號,沒有接回至系統本身
01/28 13:57, 3F

01/28 20:20, , 4F
圖示不大清楚 若第2,3欄分別是up,dn訊號 那PFD有deadzone存
01/28 20:20, 4F

01/28 20:23, , 5F
在 建議先解決比較好釐清問題 前圖鎖得漂亮也可能因而是假象
01/28 20:23, 5F

01/28 20:48, , 6F
另外從後圖來看鎖定後充電路徑似有漏電 無UP卻可維持Vtune?
01/28 20:48, 6F

01/29 14:16, , 7F
回p大 我換了個PFD架構 是否鎖定後up,dn都會有一小突波
01/29 14:16, 7F

01/29 14:16, , 8F
才算正常 http://ppt.cc/YiG0
01/29 14:16, 8F

01/29 17:25, , 9F
不需換架構 在pfd reset path加上delay即可 上圖看起來仍不
01/29 17:25, 9F

01/29 17:28, , 10F
足 理想狀態是鎖定後up/dn皆產生同寬pulse 寬度恰足以打開CP
01/29 17:28, 10F

01/29 23:46, , 11F
好的p大, 謝謝您的建議, 我會繼續改進的
01/29 23:46, 11F
文章代碼(AID): #1KnwrSvi (Electronics)
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