[問題] 一般論文所探討的leakage到底是屬於哪種?
各位前輩好，
最近在做量測CMOS電路的漏電流有很大的迷失
即便爬過文章但還是不太理解
至今論文所探討的leakage到底指的是哪一塊?
主要都是 Subthreshold Leakage嗎
現在目前研究方向是 PLA (programmable logic array)
1.CLK=0 (Precharge) 輸入變化不影響輸出
2.CLK=1 (Evaluation) 依照輸入並將值讀出
而目前用 Hspice 測量 Leakage 的方式為以下三種:
1.CLK=floating , input=floating (任何訊號都浮接)
2.CLK=0 , input=1 (讓電路維持在precharge不做任何讀值，輸入也固定在vdd)
3.CLK=0 , input=0 (讓電路維持在precharge不做任何讀值，輸入也固定在gnd)
然而這三種方法測出來的數據讓我推論不出來
第一種全浮接的狀態，我拿已增加降低漏電流的新電路來測試，
發現全浮接的狀態漏電流的值跟最傳統的值沒有相差太多(幾乎沒變)
第二種和第三種跑出來的數據就很接近，但是拿已增加漏電流的新電路測試
就與最傳統架構的漏電流有差距
以下是我個人的想法，希望有人可以指點是否有誤
1.就我爬文，全做浮接的狀態，所測得的是 input 所看進去的漏電流，而電路是呈現無
電位狀態，因此只能測量到junction leakage? 而這就是數據沒有改變的原因?
2.使用2和3是由於Precharge將 bit line皆充電，而輸入則不做任何變化，使得 CMOS 之
間有電壓差才產生漏電流因此測量到的漏電流會隨著電路架構的改變而有所變化??
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推 weltschmerz:超可愛，快轉可愛版 02/25 08:32
→ l1l1l1l1:可愛版是什麼鬼?不會真有這種版吧? 02/25 09:20
※ l1l1l1l1:轉錄至看板 cute 02/25 12:18
推 l1l1l1l1:幹,還真的有這種版 02/25 12:18
推 ntitgavin:那是中國科技大學版 02/25 12:41
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◆ From: 218.164.108.141
※ 編輯: bbogod 來自: 218.164.108.141 (02/27 00:50)
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