Re: [問題] SRAM HSPICE Simulate 疑問
※ 引述《powershang (powershang)》之銘言：
: 各位好,剛接觸hspice，遇到一些問題，想請教在模擬1M SRAM電路時，
: SRAM電路太大導致於無法模擬。
: 有大概知道可能要用RC model去取代大部分SRAM的cell進行模擬。
: 但是還是不清楚取代的細節，以及值要怎麼假設。(手上只有20nm 的 finfet spice
: model card)
: 請問這方面的知識要怎麼尋找?
: 或者有高手能說一下怎麼下手嗎
你有layout的technology file的話
先畫完bit cell & mini-array(含edge)
抽出lump看一個單位cell的長寬下有多少loading
之後根據你array大小推算回去一條WL or BL的loading是多少
再拆解成4~8段RC segments替換critical ckt model模擬
R也要根據你畫出來bit cell的長寬+EDR document裡面的sheet resistor
以及bit cell上的WL BL走線的metal layer去決定
另外放上這些line model之後, 線上面看到的其他cell gate/source也都要一併上進去作為loading
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◆ From: 1.34.102.171
推
02/23 23:58, , 1F
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