[問題] 為什麼降低頻率hold time比較有問題

看板Electronics作者 (muwahahahahaAR)時間10年前 (2014/01/21 12:15), 編輯推噓4(4推 0噓 6→)
留言10則, 5人參與, 最新討論串1/1
最近去面試被問這個問題 還是想不通 為什麼降低頻率hold time比較有問題 板上有人可以為我解答嗎 或有甚麼相關資料可以參考嗎 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 1.161.218.96
→
01/21 13:04, , 1F
因為setup time比較沒問題 :p
01/21 13:04, 1F
→
01/21 15:07, , 2F
Google "synopsys timing constraints and optimization u
01/21 15:07, 2F
→
01/21 15:07, , 3F
ser guide" pp23
01/21 15:07, 3F
推
01/21 22:41, , 4F
hold time: ccq+cd > t_hold (second stage)
01/21 22:41, 4F
推
01/21 22:45, , 5F
所以我個人覺得 降頻沒問題 照這公式來看
01/21 22:45, 5F
→
01/21 22:45, , 6F
當然面試嘛 公說公有理 你有理就好了
01/21 22:45, 6F
→
01/21 22:45, , 7F
一樓那個不能拿來當原po的答案吧 不是同個羅輯XD
01/21 22:45, 7F
推
01/21 22:50, , 8F
clock skew比較有關係
01/21 22:50, 8F
→
01/22 01:02, , 9F
感謝各位
01/22 01:02, 9F
推
01/31 23:19, , 10F
你的面試官比較有問題。。。
01/31 23:19, 10F
‣ 更多 mogimnum 的文章
文章代碼(AID): #1ItVHKE3 (Electronics)