[問題] layout 信號線長度問題

看板Electronics作者 (爽)時間10年前 (2014/01/12 19:38), 編輯推噓11(11推 0噓 13→)
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小弟想請問版上大大們，IC layout 時信號線若需要拉很長(>100um)時，除了 voltage drop 以及 antenna 效應，還有什麼非理想效應需要考慮? 聽說換層可以解決antenna 問題，但是我的操作頻率很低(<1MHZ)， 應該沒有antenna問題，請問我走線還需要換層嗎? 謝謝大大不吝賜教 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.169.56
推
01/12 20:07, , 1F
我想你這邊的ant跟操作頻率沒有關係
01/12 20:07, 1F
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01/12 20:08, , 2F
跟製程/線長/input gate area/diode protect比較有關
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推
01/12 20:42, , 3F
如果你指的是drc rule的antenna問題
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01/12 20:42, , 4F
那跟頻率沒有任何關係
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推
01/12 21:46, , 5F
那個跟製程有關係
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推
01/12 21:52, , 6F
1MHz隨便走沒差
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01/12 23:58, , 7F
如果是數位信號的話 要考慮glitch
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01/12 23:59, , 8F
有些SR latch或是DFF的電路很怕glitch
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01/13 00:00, , 9F
analog的話...如果是current source gate bias就不行
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01/13 00:01, , 10F
拉這麼長 總之要看這個信號的性質若加上RC會不會出事
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01/13 02:31, , 11F
100um還好...拉過3000um的，不加buffer不行~
01/13 02:31, 11F
推
01/14 01:39, , 12F
請問DC的current source走這麼長主要問題在哪裡
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01/14 01:39, , 13F
是怕其他信號couple過來嗎
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01/14 01:40, , 14F
因為感覺DC的東西應該不怕RC　想請教這方面的禁忌
01/14 01:40, 14F
推
01/14 21:05, , 15F
IR DROP吧...
01/14 21:05, 15F
推
01/14 23:08, , 16F
講簡單一點就是current mirror要放一起
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然後源頭要用current bias, 不能用gate voltage bias
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01/14 23:08, , 18F
因為用gate voltage bias的話 source端會有IR drop
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01/14 23:09, , 19F
導致current mirror的VGS不一樣 偏壓的電流比例就跑掉
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推
01/15 19:39, , 20F
所以主要是因為兩邊S端距離太遠造成電壓不同囉
01/15 19:39, 20F
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對 不愧是j大
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高手　我做的東西電流太小都直接忽略這個　所以才想不太通
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01/16 00:56, , 23F
感謝指點
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推
01/16 22:33, , 24F
其實一般也不太會中這個bug 只是養成習慣而已
01/16 22:33, 24F
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