[問題]bootstrap switch的size

看板Electronics作者 (博士)時間10年前 (2013/12/25 22:34), 編輯推噓8(8推 0噓 30→)
留言38則, 10人參與, 最新討論串1/1
我正在做1MHz 8bit 的單端saradc當練習 用在的sample and hold 的 bootstrap switch是張順志教授那篇的 一般來說 連接input和cdac top plate的那顆sampling mosfet 其size(w/l)越大 Ron越小 Sample更快 ENOB會越好 但是我的結果卻是相反:w/l=1u/0.18時 EN0B:8bit w/l=10u/0.18u時 ENOB:7.7bit size越大 THD越大 教授要我解釋是甚麼造成這麼大的distortion 請問版上眾高手 這是甚麼原因 會是mos的cgs cgd cds 造成的distortion嗎? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.112.48.46
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12/25 22:55, , 1F
你設計差動的 取樣信號相減再FFT
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12/25 22:55, , 2F
bootstrap電容=? 取樣電容=?
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12/25 23:06, , 3F
cs那顆600f cdac所有bit總共5.12pF
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12/25 23:08, , 4F
1F高手耶 崇拜
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推
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1F超強
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12/25 23:11, , 6F
我猜charge injection弄爛了
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12/25 23:19, , 7F
可是老師說charge injection不能模擬
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12/26 00:30, , 8F
size可以多取幾個 有可能是size過大造成雜散電容太大 速度
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12/26 00:30, , 9F
上不去
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12/26 00:40, , 10F
也可能是因為你的cdac太大
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12/26 00:44, , 11F
有多取 但 enob跟size成反相關
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12/26 00:52, , 12F
請問若是clk feedthough造成的 有paper做推導嗎
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12/26 00:53, , 13F
老師要看數學證明
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12/26 01:18, , 14F
不過如果加大10u時的vlsb(透過提高vref範圍)
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12/26 01:18, , 15F
distortion會好很多
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12/26 01:20, , 16F
enob進步到7.9bit
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推
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你先就sampling到電容這個動作　他最後settle的值去觀察
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12/26 01:25, , 18F
error量是多少　並且是否這個error量隨著input改變
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12/26 01:26, , 19F
不要跑FFT唷　debug盡量不要從結果去看...
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12/26 01:26, , 20F
應該說要先練習自己看transient的行為　而非從總結果回推
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12/26 01:53, , 21F
size大時error量較小 error也會隨著input改變
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推
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error的比例隨input改變就是THD變差
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12/26 02:48, , 23F
請問有推導mos的cgs cgd cds造成distortion的書或pap
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12/26 02:48, , 24F
嗎
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推
12/26 21:44, , 25F
檢查看看boost上去的Vgs有沒有問題
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12/26 21:54, , 26F
Cs若太小，Cgs跟Cdac串聯的值太大把Vgs給分掉
12/26 21:54, 26F
推
12/27 00:01, , 27F
S/H distortion 可以看pipeline 或 flash AD 的 paper
12/27 00:01, 27F
推
12/28 01:32, , 28F
8bit1M 不需要bootstrap, 你的電容太大了。應該是bottom pla
12/28 01:32, 28F
推
12/28 01:36, , 29F
抱歉沒看清楚國cs 電容size ok. 應該是bottom plate samplin
12/28 01:36, 29F
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12/28 01:37, , 30F
ing 沒弄好
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12/28 01:56, , 31F
樓上是說控制cdac的switch的問題?
12/28 01:56, 31F
推
12/28 05:51, , 32F
8bit linearity 1M sampling rate 用cmos switch 應該就可以
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12/28 05:52, , 33F
如果你的total samping cap 是5p 那真的是太大了
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12/28 05:54, , 34F
如果考量noise 或是mismatch 應該用不到那麼大的電容
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12/28 05:56, , 35F
越大電容你的settling time 越長 就會影響線性度
12/28 05:56, 35F
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12/28 05:59, , 36F
cmos switch 線性度沒有boot strap 好但是如果訊號慢 足夠
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12/28 06:00, , 37F
settling time 是可以達到好的線性度 bootstrap 耗面積
12/28 06:00, 37F
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12/28 06:01, , 38F
用於10bit 以上sampling rate 高於10Mhz 比較適合
12/28 06:01, 38F
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