[問題] verilog for loop

看板Electronics作者 (whi)時間13年前 (2012/10/29 23:51), 編輯推噓2(207)
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關於for loop的一些問題想請教大家 最近寫到一份code 資料會有一張地圖 (8x8 1bit) 演算法中判斷需要用到該DFF上下左右的值 (x ±1,y) (x,y ±1) 共四個點 但是因為要考慮邊界 (ex 最上面的那排不用(也不能)考慮上方的資料) 寫成for loop的時候不太好寫 不知道有什麼比較好的寫法嗎? 目前想到就宣告10x10的array 然後讓最外邊都是0 (但index差1 code很難寫) 除此之外我還試過 用function + integer的寫法,但合成後發現會把function和出來.. 我希望code的是合成這樣的電路(假設index i,j=0~7) : 在i,j=1~6時 判斷上下左右 但在i=0時不判斷左; i=7時不判斷右 同理j=0時不判斷上; j=7時不判斷下 拜託大家了~~ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 114.45.140.127

10/30 03:14, , 1F
目前想到用generate 但要宣告9種module.. 好像更難寫
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10/30 07:51, , 2F
改用C去寫應該就ok了..
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10/30 16:11, , 3F
可是 是要寫成電路的@@
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10/31 02:52, , 4F
FSM~
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10/31 03:38, , 5F
FSM
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10/31 21:19, , 6F
上面幾位版友可能誤會我意思了~ 我不希望他合出判斷電路
10/31 21:19, 6F

10/31 21:21, , 7F
想問verilog中 有沒有辦法描述一段 相似度很高卻不同的
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10/31 21:21, , 8F
電路模型
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11/01 00:52, , 9F
用多工器阿,用sel選你要的DFF out....
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文章代碼(AID): #1GZgOV0N (Electronics)