[問題] SOC encounter

看板Electronics作者 (HHung)時間13年前 (2012/06/14 22:16), 編輯推噓3(3推 0噓 5→)
留言8則, 3人參與, 最新討論串1/1
最近遇到一個問題 我用合成完的.v檔跑模擬時clock設定7ns可以過 但是layout完之後 生出來的.v檔卻需要40ns才會過 否則會出現hold time violation 為什麼layout前後會差這麼多? 可能會是哪裡出問題? 不知道有沒有人遇過一樣的問題? 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.112.175.168
推
06/14 23:30, , 1F
cts有沒有長好?
06/14 23:30, 1F
推
06/15 00:22, , 2F
這不是很正常嗎.....
06/15 00:22, 2F
→
06/15 00:23, , 3F
HOLD TIME是解不掉 快從頭看你的設定吧XD
06/15 00:23, 3F
→
06/15 00:24, , 4F
(咦 這好像很常在工作面試被考 如果明天deadline
06/15 00:24, 4F
→
06/15 00:24, , 5F
要先解那一個violation XD)
06/15 00:24, 5F
→
06/15 01:35, , 6F
我也覺得跟Clock Tree有關
06/15 01:35, 6F
→
06/15 01:35, , 7F
但clock tree能設定的東西好像很少耶...
06/15 01:35, 7F
推
06/16 02:31, , 8F
check一下是不是sythesis到需ignore的pin上了
06/16 02:31, 8F
‣ 更多 KingSteven 的文章
文章代碼(AID): #1FsV9Q4z (Electronics)