[問題] xilinx ipcore產生的乘法器可以無clk嗎?

看板Electronics作者時間12年前 (2012/03/28 18:42), 編輯推噓4(4推 0噓 10→)
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我想把matlab產生的濾波器vhdl 裏面用到的乘法功能,換成用ipcore去做的乘法器 主要因為合成時,xilinx會主動把乘法用硬體乘法器去合成 所以我想先用lut做成的乘法器去取代,避免用到硬體乘法器 來評估兩者速度上的差異 但是vhdl上的乘法器是寫在process外面的,不需要clk 而ip core產生的乘法器有一個clk腳位 不知道兩者如何套用? 可否產生一個無clk的乘法器(用lut合成的) 或者可以在那選項去調整,可以在合成時選擇不用dsp48e? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 114.25.95.176 ※ qeagle:轉錄至看板 comm_and_RF 03/28 19:10
推
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你去寫一個Module，大概就用assign輸出等於A*B來當乘法
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器。ISE合成在Synthesize的Properties裡的HDL Options
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03/29 20:27, , 3F
Use DSP Block的選項Auto調為No。這樣子應該OK?
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推
03/30 02:49, , 4F
這樣還是有可能會有clock因為不叫DSP不代表合成不合
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clock進去
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推
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不會喔! 他會依照你的Code來合成，我平常就是這樣寫的!
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他不會合出你HDL Code裡沒有的東西。
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推
03/30 12:46, , 8F
是嗎? 我記得是還要再調一個地方
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或是純用一般的RTL做才會沒有
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04/05 19:02, , 10F
謝謝,我己經測過,合成選項可以勾不用dsp48e,但ipcore就無法
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只是好奇怪,不同階的濾波器,轉出來的資源使用不線性,而且
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使用DSP48E跑出來的濾波器還更慢
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使用DSP48E跑出來 https://noxiv.com
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謝謝,我己經測過,合成 https://daxiv.com
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