[問題] PLL的怪現象

看板Electronics作者 (gg)時間14年前 (2011/10/15 00:45), 編輯推噓3(3推 0噓 10→)
留言13則, 4人參與, 最新討論串1/1
大家好,小弟目前在設計PLL,PFD是使用一種沒有glitch的架構,意思是說當電路鎖定時, up訊號為持VDD,dn維持gnd,但我實際模擬時發現最後鎖定時,dn訊號會有衝到VDD的細長 訊號,up則沒有,拉近看VCO除頻回來訊號與reference clock做比較發現除頻訊號真的比 reference快一點點,不知道各位有沒有遇到相同問題,另外想問的是LC tank VCO在 ADS模擬與hspice模擬頻率不太一樣,是一般都有這種問題,還是我模擬方式可能有錯? 謝謝大家!! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 115.43.222.23
推
10/16 23:43, , 1F
理論上這是mismatch造成的吧 (ex:CP mismatch....
10/16 23:43, 1F
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10/16 23:44, , 2F
所以造成每次鎖定後除頻完的頻率都略快於reference CLK
10/16 23:44, 2F
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10/16 23:46, , 3F
可先給align訊號sim PFD + CP,理論上up=dn,再看CP的I
10/16 23:46, 3F
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10/16 23:47, , 4F
理論上就可知道locked時是哪邊造成offset的
10/16 23:47, 4F
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10/16 23:48, , 5F
至於ADS & hpsice模擬VCO之前sim同電路好像也會有些許差
10/16 23:48, 5F
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10/16 23:48, , 6F
以上有誤請指正 thanks
10/16 23:48, 6F
推
10/17 07:22, , 7F
PLL鎖住的時候本來就會有phase的mismatch
10/17 07:22, 7F
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10/17 07:23, , 8F
CP不斷充電，LPF不斷漏電，Vctrl不斷抖動，是本來就會有的
10/17 07:23, 8F
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10/17 07:24, , 9F
另外ADS跟SPICE不一樣，就是你電感的model不一樣
10/17 07:24, 9F
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10/17 07:24, , 10F
以上是PLL外行的一點直觀看法
10/17 07:24, 10F
推
12/18 22:57, , 11F
不同 Simulator 都會有小誤差吧
12/18 22:57, 11F
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08/13 19:17, , 12F
以上有誤請指正 tha https://muxiv.com
08/13 19:17, 12F
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09/17 23:11, , 13F
不同 Simulato https://daxiv.com
09/17 23:11, 13F
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