Re: [問題] verilog 關於 clock sync 的問題
自問自答 ....
我去控制除以5倍頻的 rstn
在 PLL lock 後 用 ACLK 先敲過一次 rstn 再送給除以5倍頻的電路
讓 MCLK and ACLK rising edge sync 在一起
※ 引述《kasl (小麻雀)》之銘言：
: 我的 design 裡外部輸入 ACLK 為 25ns
: 經過 PLL 輸出為 1ns (40x) 給 CPU 用
: 另外想要把 1ns 除以5倍頻(5ns)給另一個 module 用
: 5倍頻的程式在網路上找的 如下
: http://www.cnblogs.com/yuxi/archive/2007/10/17/927772.html
: 今天有跑一下 simulation 但結果不是我想要的
: 因為我希望 ACLK, CPUCLK and MCLK 的 rising edge
: 是鎖在一起的
: 請問這個程式我要怎麼改 才會是我想要的 謝謝
: 有這種寫法嗎?
: always @(posedge ACLK or posedge CPUCLK or negedge rst) begin
: ......
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