Re: [問題] placement (APR)
※ 引述《ccjin (半年之後你會變怎樣)》之銘言：
: 現在有一個設計 需要把訊號分成兩路
: 一路直接接到一個 counter 當作 enable
: 另一路想用 and/or 閘 做 delay
: 當作備份方案給 counter
: 請問我該如何在 APR的時候
: 保證有用到 and/or 閘 的這一路
: 可以放到 counter 附近 但不連接起來
: 且 and/or 閘 可以在 counter 附近
: 謝謝
所以這 counter是std cell繞出來的還是你自己的 marco呢?
先假設是你自己做了一個 marco, 也建了APR用的 fram view,
我的想法是在這marco上打2個假pin (VHDL, layout上都要)
尤其要注意在layout上開的位置，
吃的是你訊號的 and/or 值, 這樣合成,APR之後那裏自然有兩條線
分別是訊號進了 and跟 or的,
你想打斷的話就stream out進virtuoso打斷它...
(這方法非常粗糙且易犯錯)
只是我不懂不連接的意義在?
如果已經可以確認function的話, 寫進VHDL/Verilog應該比較直覺
在時序上, driving上也比較不會出現問題 (才知道後面推什麼)
在sim的時候也比較好看圖不是嗎@@?
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