[問題] Ripple Carry Adder複雜度更低的加法器

看板Electronics作者 (小樹)時間14年前 (2011/07/07 21:14), 編輯推噓4(4推 0噓 14→)
留言18則, 6人參與, 最新討論串1/1
如果因為某種特殊需求，我希望有個比Ripple Carry加法器更低複雜度的 架構，因為所增加的Critical Path都是我可以接受的。除了從Circuit Level下手之外，不知道有沒有演算法層級的方法? 因為大家都是在追求更快的加法器實現，所以有這個問題不知道該如何解 決? 希望各位能夠提供意見。 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 163.25.118.139
推
07/07 21:51, , 1F
是什麼樣的特殊需求要這個設計啊@@?
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07/07 22:07, , 2F
在一個運算單元之後必須加上Delay Element去延遲幾個Cy
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cle讓訊號同步，我想將這幾個Delay Element坐在運算單
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原裡面。
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07/08 09:21, , 5F
CSA？
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07/08 18:46, , 6F
csa = carry select adder 基本上複雜度會是RCA的兩倍?
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推
07/09 02:32, , 7F
用folded把平行摺起來 ex: 8'b FA -> 1'b FA in 8 cycles
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07/09 14:49, , 8F
如果使用Folded在其他的電路沒有增加Pipeline Stage的
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07/09 14:50, , 9F
是不是會是Throughput降低?
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推
07/10 23:56, , 10F
多控制電路去做 1'b FA 沒有意義，除非 bit width 真的很大
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07/10 23:58, , 11F
throughput 降低換來的並不多
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推
07/11 00:00, , 12F
現在的製程把 systolic array 小 1'b FA 意義更是不大
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07/11 00:01, , 13F
就連 32-bit Adder 都可能都切太小了
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07/11 00:02, , 14F
RCA 已經夠低，應該是想辦法結合其它運算一起做比較能加速
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乘加一起做的 effort 就小很多
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07/14 21:25, , 16F
了解了 我會往這個方向去思考
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08/13 19:14, , 17F
了解了 我會往這個方向 https://muxiv.com
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09/17 23:08, , 18F
多控制電路去做 1'b https://daxiv.com
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