Re: [問題] LAYOUT問題請教 (補上電路)
分享一下我的想法~請各位大大指教一下
首先從電路圖看起來，若是沒有對相位作補償的話
似乎有點危險，你可能要先確定pre-sim的時候
有沒有很靠近主極點的極點產生
在畫LAYOUT的時候就要注意不要使得該節點產生的雜散電容太大
post-sim的時候才不會使得極點的位置跑掉
造成電路的不穩定
另外~以電路的架構來看 如果你不是用3.3V或是更高的VDD
ICMR的範圍應該會很小，畢竟上下都疊了兩顆MOS
以0.35來說 我大概會抓Vov>Vds,sat+(150~200)mV
確保電路的穩定性
Layout上大概一開始都是會先按照電晶體的位置來擺放
建議是掌控尾電流的那幾顆電晶體
能夠交互排列以減少Mismatch的影響
接線儘量不要橫跨Device 輸入對採用Common center的畫法
連接不同層的Metal的via盡量多一些
若是有錯誤或不足的地方 再煩請各位大大們指點一番
謝謝各位
※ 引述《agan (agan)》之銘言：
: 最近在LAYOUT OP放大器
: LAYOUT出來 gain 有達到pre-sim結果
: 但phase margin 卻從66 掉到 45
: 實在是差好多
: 但是只要將 圖中 標示紅線處 分開 要分的分常開
: 開的離譜= = gain phase margin 都達到 pre-sim的結果了
: http://ppt.cc/UmJQ 模擬電路
: http://ppt.cc/f,Gu LAYOUT
: 請問有人遇過這種問題嗎? 有方法可以解決嗎?
: 還是必須從新考慮LAYOUT的排法
: 謝謝
--
只有在被愛的時候 才會發現自己是多麼的重要
只有在愛一個人的時候 才會發現原來可以這麼在乎一個人
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 58.114.103.21
推
04/02 02:49, , 1F
04/02 02:49, 1F
討論串 (同標題文章)
本文引述了以下文章的的內容：
完整討論串 (本文為第 2 之 2 篇)：