Re: [問題] 用 single port 的 RAM 實現 FIFO
※ 引述《ccjin (半年之後你會變怎樣)》之銘言：
: 先請問有相關的參考文件嗎
: 我找了 google 但是都沒有比較明確的資料
: 請教各位板友 為了實現標題
: 我的設計是想 當 write enable 跟 read enable
: 有衝突的時候 當然是先寫入
: 但是 control unit 會順便紀錄少讀了一筆
: read tag 會被累加 1
: 它會等待 writing is idle 的情況下
: 才開始讀的動作 每讀一筆 read tag 就會被減少
: 直到把 read tag 清為零
: 這樣的設計理念 會有什麼缺失嗎
: 譬如說 read 連續送出四個 request
: 結果我的設計 在送出第四個 request的時候
: FIFO 才回第二個 data valid
: 這樣接收端會錯亂嗎
: 請指教 謝謝
solution 1, single port SRAM X 1
read action responsed with a rack
but R/W bandwidth restricted
solution 2, helf signle port SRAM X 2 + same width register
same behaivor as dual port SRAM X1
SRAM accessed alternatively, ie, Write to SRAM0, SRAM1, SRAM0, SRAM1, ...
if R/W conflict occurs, write input data to additonal register
since there is maximally a conflict at the same,
we just bypass the R/W conflict by an extra same width register.
清楚了嗎? 需要證明嗎?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 122.116.234.183
推
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