Re: [問題] 90製成設計OP

看板Electronics作者jsp0520 (Enzo)時間13年前 (2010/10/16 21:25)推噓7(7推 0噓 10→)

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原文恕刪剛好有些時間簡單的跟各位分享自己的設計經驗 0.4V的原因是老闆要求的拉 (threshold ~ 485 mV) 他想知道這樣極低的電壓到底能不能實現放大器所以我也試了很多架構 ex, two-stage, folded, P gray 的 class A/B, 跟一些從基本架構變型的OP 發現大都無法有較好的 DC gain 或 GBW performance 又耗 power 所以就乾脆用 tri-state inverter 去兜OP 上下兩顆當input device 中間做biasing 其實原裡很簡單大家都知道當MOS操作在 weak inversion (subthreshold)時其行為就像是BJT (可以參考 Vittoz 或 Enz 的paper) 等效的 Vce,sat 約等於 aUT 其中a為倍數 (~3到5) UT是熱電壓 ~25.8 mV at 300K 那我是根據 noise 的考量設計在3倍左右(~77 mV) 所以 dynamic range 大約還剩 400mV-4*77mV ~ 100mV op gain 大約是56dB GBW=200KHz @ Cload=2pF 因為我是做 delta sigma modulator 只要控制輸出在這之間就可以了想說夠用就好 = =+ 整個OP是用6顆 inverter 去兜的 (differential, 應該算OTA拉) 當然其他的參數如 PSRR, CMRR, ICMR, output swing v.s gain 等也有做一些模擬其中差比較多的是 ICMR 比例來說沒有一般架構的OP來的廣 (畢竟是 inverter) 但仍然比只用一顆 inverter 寬大約6倍多其他都在合理的範圍之內不過令我驚訝的是 post sim 跟 pre sim gain幾乎沒變 GBW差最大的 corner 也才約2Hz 以上就是我的一些小小心得歡迎大家一起討論不吝賜教謝謝大家等等要去 Luxy 喔耶 -- 我想要什麼是有你的風景 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 118.168.177.248 ※ 編輯: jsp0520 來自: 118.168.177.248 (10/16 21:27) ※ 編輯: jsp0520 來自: 118.168.177.248 (10/16 21:31) ※ 編輯: jsp0520 來自: 118.168.177.248 (10/16 21:33) ※ 編輯: jsp0520 來自: 118.168.177.248 (10/16 21:35)

推

transntu

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推

bb7

10/16 22:00, , 2^F

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bb7

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