Re: [問題] 邏設計數器設計問題
※ 引述《grateful (珍惜自己所擁有的一切)》之銘言：
: 題目如下:
: We need to design a stop-watch which count from 0-59 sec.
: Draw this circuit with the logic component of Counters, 7-segment decoder,
: display and start and stop control lines.
: 想要請問各位這樣的電路圖
: 要如何下手 可以提共一些思路嗎~
: 先謝謝大家的幫忙~
1.必須先畫出一個可以數到60的counter(2^6=64)
所以要用6個DFF串接形成6-bit counter
(會有4個狀態用不到 所已請適當接線使得它數到61的瞬間可以歸零(非同步規零XD))
2.做一個七段顯示器(7-segment decoder)連接到6-bit counter
對應每個狀態到七段顯示輸出
七段顯示器 大致長這樣...
A
-------
F| |B
| G | 就是電子錶的那種顯示啦XD
-------
E| |C
| |
------- .
D
每一段(segment)都有邏輯0或1可以控制亮或不亮
假設 1→亮 2→不亮
若6-bit counter數到000000時 可以讓七段ABCDEFG邏輯為1111110
-------
| |
| |
| | →別懷疑 零就是長這樣= =
| |
-------
其餘就以此類推囉!
3.記得做reset,stop,start
reset可強制輸入0使全部輸出=0 達到規零的效果(必須設定0000是0秒)
stop可以跟clk做AND gate 當stop=0時clk無法輸入 因此counter輸出不變
start跟stop可以共用 用上面的方法就好了 0→stop 1→start
若需要verilog碼再跟我說 我再貼上來^^
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※ 編輯: wxes60711 來自: 59.114.121.42 (08/30 12:14)
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08/30 17:04, , 1F
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